简易数字频率计 verilog语言设计 假设 秒时间高电平为1秒钟。参考代码如下，module button(clk，rst，pp1s，disp)；input rst，clk；input pp1s；秒时钟基准output reg[7：0]disp[8：0]；9个10进制数码管显示。reg reg[3：0]cnt[8：0]；9个十进制。always@(posedge clk_dut or negedge rst)if。rst)begin cnt[0]；cnt[1]；cnt[8]；endelse if。pp1s)begin cnt[0]；cnt[1]；cnt[8]；endelsebeginif(cnt[0]>；=4'h9)cnt[0]；else cnt[0][0]+1'b1；if(cnt[0]>；=4'b9)beginif(cnt[1]>；=4'h9)cnt[1]；else cnt[1][1]+1'b1；endif(cnt[0]>；=4'b9&cnt[1]>；=4'b9)beginif(cnt[2]>；=4'h9)cnt[2]；else cnt[2][2]+1'b1；endif(cnt[0]>；=4'b9&cnt[1]>；=4'b9&cnt[2]>；=4'b9&cnt[3]>；=4'b9&cnt[4]>；=4'b9&cnt[5]>；=4'b9&cnt[6]>；=4'b9&cnt[7]>；=4'b9)beginif(cnt[8]>；=4'h9)cnt[8]；else cnt[8][8]+1'b1；endend数码管编码always@(*)case(cnt[0])4'h0 disp[0]=0x3f；4'h1 disp[0]=0x06；4'h2 disp[0]=0x5b；4'h3 disp[0]=0x4f；4'h4 disp[0]=0x66；4'h5 disp[0]=0x6d；4'h6 disp[0]=0x7d；4'h7 disp[0]=0x07；4'h8 disp[0]=0x7f；4'h9 disp[0]=0x6f；default：disp[0]=0x3f；endcasealways@(*)case(cnt[8])4'h0 disp[8]=0x3f；4'h1 disp[8]=0x06；4'。
用verilog编写的数字频率计在低频时误差很大是什么原因。。请教。。。 有干扰输入FPGA速率快，所以可以捕捉到很小的波形你可以考虑在低频的时候让FPGA工作慢一点
FPGA用verilog做一个频率计，得到二进制的频率数值怎么转成十进制？ 先在二进制上做运算，求出十进制数的各个数字，最大10000k，也就是一共5个数字，每个数字用4为二进制码表示，实际上是二进制数到BCD码的转换。这一步不用自己详细的写，比如二进制频率存在reg[15：0]f0里面，那最高位就是wire N5；assign N5=f0/10000；除法部分的编译器会搞定的。剩下的依次做下去然后用case语句做一个BCD码到七段码的译码器，对上面说的五个BCD码表示的数字各实例化一次就好了。
Verilog 数字频率计设计 等精度频率计，最高测到50MHZ.但精度不高，结果送到数码管上显示.我不明白LED怎么显示，谁也没时间现给你做一个你的要求，自己改吧.尽力了module pinlvji(clk，clk_test，rst，out_wei，out_duan)；input clk，rst；output[1：0]out_wei；output[7：0]out_duan；output clk_test；reg[1：0]out_wei；reg[7：0]out_duan=8'b00000011；a b c d e f g dpreg clk_test=0；ce shi xin haoreg[1：0]count1=2'b00；reg[24：0]count2=0；reg[18：0]count3=0；reg[5：0]show；largest 50Mreg[3：0]shi；reg[3：0]ge；reg flag=0；yes or not get to one secondreg[19：0]saomiao；reg[7：0]h；reg[7：0]l；always@(posedge clk)begin/creat a test signal 'clk_test'if(count1=2'b11)begin/50/8Mcount1；clk_test~clk_test；end elsecount1；endalways@(posedge clk or negedge rst)begin/wait for 1 second，then flag=1if。rst)count2；else beginif。flag)count2；if(count2=25000000)begin/1 secondflag；endendendalways@(posedge clk_test or negedge rst)begin/ji shu qi(1)if。rst)count3；else if。flag)begincount3；if(count3=500000)begin/1Mcount3；show；endendendalways@(posedge clk)begin/。
100有没有人帮忙做个课程设计。verilog的数字频率计 100的单位是什么
求解释 一个简单的四位数字频率计verilog hdl程序。 王金明那本书上的 三条程序那么多，我就没空解释那么多了我帮你解释下第一条的，你慢慢琢磨其他的，等你成熟了之后你会发现这个东西不难的。module fre_ctrl(clk，rst，count_en，count_clr，load)；output count_en，count_clr，load；input clk，rst；reg count_en，load；always@(posedge clk)/这个是上升沿触发beginif(rst)begin count_en=0；load=1；end/这表示如果rst是1的话就复位。else begincount_en=~count_en；这就是取反而已load=~count_en；load 信号的产生 也是取反，endendassign count_clr=~clk&load；count_clr 信号的产生 而且如果load是1的话才有效、，不然没用的，
能否给我一个关于数字频率计的verilog编程 下面的程序是我帮别人写的，没分的话不可能给你再重写一遍。程序基本没问题，只是里面的所有除法、取余数运算需要调用除法核，这部分要自己操作，代码中写不出来`timescale 1ns/1psCompany：Engineer：搞吓米飞机Create Date：09：30：31 06/29/2010Design Name：Module Name：frequencyProject Name：Target Devices：Tool versions：Description：Dependencies：Revision：Revision 0.01-File CreatedAdditional Comments：module frequency(clk，En，zhamen，Input，LED4，LED1，LED2，LED3，LED5，low，highinput clk；时钟输入，同时也是所谓的标准信号。input En；input zhamen；闸门输入input Input；测试数据输入output LED4；五个LED，当做输出output LED1；output LED2；output LED3；output LED5；output low；output high；wire clk；wire En；wire zhamen；wire Input；reg zhamen_En；实际门限使能reg[10：0]Nx；数据reg[11：0]Ns；标准计数reg[7：0]LED1；reg[7：0]LED2；reg[7：0]LED3；reg[7：0]LED4；reg[7：0]LED5；reg flag；reg[10：0]result；reg low；低于或高于测试范围的提示LED输出。这里因为具体将门限制设置到多少与clk的频率相关，需要自行设置reg high；always@(posedge 。
求一个关于数字频率计的verilog编程 谢谢 正如你所读到的，一只白熊不慌不忙地撒尿，把雪染成了金黄色，正如常常你所读到的，一些神躺在藤蔓之间：黑曜石般的眼睛看守着新旧交替的叶子，正如你所读到的，大海正翻开它黑暗的书页，翻开
