FPGA实现FFT算法过程中的串并转换和并串转换怎么实现？VERILOG fifo实现串并转换

fpga跨时钟域通信时 慢时钟如何读取快时钟发送过来的数据？ FIFO的实现 FIFO是用于缓冲的。Quartus自带FIFO模块一般FIFO用的的时候 如果是双向的 会有两个clk一个控制写比如50Mhz一个控制读比如25MHZ这样的话就...