带进位输入的任意加法器实验报告 verilog设计一个8位带进位的加法器,输出结果是由沿触发的

利用EDA设计加法器和减法器并且附有程序代码的实验报告 library 设计要求： （1）构造一个四位二进制加法器和一个四位二进制减法器，完成各自的功能仿真。（2）利用四个按键输入四位加数(或减数)和被加数(或被减数)。。超前进位加法器和串...