数据选通信号STD 在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的

简易DDS信号原设计，利用FPGA+DAC，设计一个DDS信号发生器。要求：分辨率优于1HzROM表长度8位、宽度十位输出频率优于100kHz（每周期大于50个点）显示信号频率频率控制字。在一个VHDL设计中Idata是一个信号，数据类型为...