为什么8位二进制加法器的第一个全加器进位输入需要接地，还表示输入 什么是低一位的进位输入

1. 用Verilog HDL的行为描述设计一个带进位输入，输出的1位全加器 ^参考代码如2113下，5261module add_1bit(a，b，ci，s，co)input a，b，ci；Ci为上个进位。4102output reg s...