如何设计进位输出 JK触发器设计7进制计数器，最终进位输出方程 如何确定

1. 用Verilog HDL的行为描述设计一个带进位输入，输出的1位全加器 计数器的进位输出是什么，有什么用？ 计数器的进位输出就相当于进制e68a84e8a2ade79fa5e9819331333431353938转换，即计算时满足条件...