Verilog HDL中实现简单的并串转换 verilog 8位串并转换

verilog语言设计8位并串转化器时，怎么把输入直接在语言中编写，而不需要仿真时手动输入。 那就把输入源用随机数来表示吧。reg[7：0]rand；rand=$random；verilog并串转换和串并转换问题 always@(posed...