高分求alu算术逻辑单元的Verilog的测试平台测试代码testbench，跪求高手解答，答对立即采纳。 算术逻辑运算单元 verilog

verilog中逻辑运算符与按位逻辑运算符的区别 逻辑运算符，其运算结果为1bit，不是0，就是1。按位逻辑运算符，对操作数的每一个bit都进行相应的逻辑运算，操作数有多少bit，其运算结果就有多少bit。算术运算符 逻辑运算符 关系运算符 哪个优先级高 哪个底？ 算术运算符最高关系运算符次之逻辑运算符最低例如：9>；3+4&7先算3+4 再判断9是不是大于7，再verilog 逻辑运算符 维持原来的值高分求alu算术逻辑单元的Verilog的测试平台测试代码testbench，跪求高手解答，答对立即采纳。 `timescale 1ns/1psmodule alu_tb()；wire[7：0]alu_out；wire zero；reg[7：0]data，accum；reg[2：0]opcode；reg alu_ena，clk；reg rst_n；parameter HLT=3'b000，SKZ=3'b001，ADD=3'b010，ANDD=3'b011，XORR=3'b100，LDA=3'b101，STO=3'b110，JMP=3'b111；initial beginclk=0；rst_n=0；100 rst_n=1；endalways#10 clk=~clk；alu dutalu_out(alu_out)，zero(zero)，data(data)，accum(accum)，alu_ena(alu_ena)，opcode(opcode)，clk(clk)always@(posedge clk or negedge rst_n)beginif(~rst_n)begindata；accum；opcode；alu_ena；endelse begindata；case(data)10：begin/改你想要的data值，10代表实际输入的是11alu_ena；accum；改你想要的ACCUM值opcode；改你想要的操作码end11：beginalu_ena；accum；opcode；end12：beginalu_ena；accum；opcode；end13：beginalu_ena；accum；opcode；end14：beginalu_ena；accum；opcode；end15：beginalu_ena；accum；opcode；end16：beginalu_ena；accum；opcode；end17：beginalu_ena；accum；opcode；enddefault：beginalu_ena；accum；opcode；endendcaseendendendmodule数字设计方面的.verilog HDL描述.求大神赐教，仅有30积分.╮(╯▽╰)╭写出一个算术逻辑单元（ALU）的verilog HDL描述.该电路能进行两个算术运算和两个逻辑运算，且由一个2位的输入来选择操作.四个运算为加、减、与和或. verilog算术运算符 \ 首先，如果你需要看延迟，可以用工具看，具体看你的综合工具了。如果是做FPGA验证仿真，ISE活quatus 等都有延迟信息可以提取。如果是做真正的芯片，在综合后，就得看网表的信息了~就像楼上说的。至于楼主说的，32为全加器就是32个延迟，这个理解不对，你得看具体的电路图，找关键路径。（有些路径可能根本就不会走到）具体的还是靠工具吧。在原理图模式下面应该就可以看到 具体问题在联系哈~写出一个算术逻辑单元（ALU）的verilog HDL描述。 module alu(A，B，sel，out，clk)；input A；input B；input sel；input clk；output out；wire[3：0]A；wire[3：0]B；wire clk；wire[2：0]sel；reg[3：0]out；always@(posedge clk)begincase(sel)3'b000：out=A+B；3'b001：out=A-B；3'b010：out=A+1；3'b011：out=A-1；3'b100：out=A&B；3'b101：out=A|B；3'b110：out=~A；3'b111：out=A^B；default：out=0；endcaseendendmodule参考我的另外一，http：//zhidao.baidu.com/question/161371956.html关于verilog编程的2道小题！ 第一个。（这是别人回答过的问题，我直接copy的，看过了，没有问题）module a(clk，din，dout)；input clk，din；output dout；reg[3：0]rdata；assign dout=rdata[3]；always@(posedge clk)rdata[2：0]，din}；endmodule第二个 4位ALU(自己写的，随便写个test_bench跑下仿真，没问题)module alu(a，b，sel，out_data)；input[3：0]a，b；input[1：0]sel；output[4：0]out_data；wire[3：0]a，b；wire[1：0]sel；reg[4：0]out_data；parameter adder=2'b00；parameter subtracter=2'b01；parameter ander=2'b10；parameter orer=2'b11；always@(a or b or sel)begincase(sel)adder：out_data=a+b；subtracter：out_data=a-b；ander：out_data=a&b；orer：out_data=a|b；default：out_data=5'bz；endcaseendendmodule