求一个vhdl 四位二进制同步减法计数器（异步清零、同步预置、下降沿触发、带借位输出BO端） vhdl 四位二进制同步减法2113计数器（异步5261清零、同步预置、下降沿触发、4102带借位输出BO端）的实1653现，该程序已经仿真通过，产生的波形图如图所示。源文件如下：LIBRARY ieee；use ieee.std_logic_1164.all；use ieee.std_logic_arith.all；use ieee.std_logic_unsigned.all；实体描述-*-ENTITY sub_counter ISPORT(clk：in std_logic；输入时钟信号；clr：in std_logic；异步清零，低电平有效；preset：in std_logic；同步置位，低电平有效；D：in std_logic_vector(3 downto 0)；4位的输入；Q：out std_logic_vector(3 downto 0)；4位输出；BO：out std_logic)；借位输出；End sub_counter；END-*-结构体描述-*-ARCHITECTURE arch OF sub_counter ISsignal i_cnt：std_logic_vector(3 downto 0)；用于暂时存储输出的信号beginP1：process(clk，clr)beginif clr='0' then-因为是减法计数器，所以，清零后输出=1111；i_cnt；BO；elsif clk'event and clk='0' thenif preset='0' theni_cnt；elsif preset='1' theni_cnt；减法计数；if i_cnt=\"0000\"thenBO；elseBO；end if；end if；end if；end process P1；进程P2将输出信号赋予真正的输出；如果输出不单列一个进程，那么仿真。
用74161的异步清零和同步置数构成九进制计数器，起始状态为0100 以下为异步清零法： 以下为同步预置数法： 扩展资料： 任意N进制计数器的设计方法及步骤 （1）根据计数模N来确定所需要计数器芯片的个数n.n=INT（logm（N-1））+1，INT表示。
用vhdl程序设计一个60进制（带进位输出）和12进制加法计数器（带进位输出） 这是7a686964616fe59b9ee7ad943133326464656460进制：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY CNT10 ISPORT(CLK，RST，EN：IN STD_LOGIC；CQ：OUT STD_LOGIC_VECTOR(3 DOWNTO 0)；COUT：OUT STD_LOGIC)；END CNT10；ARCHITECTURE behav OF CNT10 ISBEGINPROCESS(CLK，RST，EN)VARIABLE CQI：STD_LOGIC_VECTOR(3 DOWNTO 0)；BEGINIF RST='1' THEN CQI：=(OTHERS=>；'0')；计数器异步复位ELSIF CLK'EVENT AND CLK='1' THEN-检测时钟上升沿IF EN='1' THEN-检测是否允许计数（同步使能）IF CQI；允许计数，检测是否小于9ELSE CQI：=(OTHERS=>；'0')；大于9，计数值清零END IF；END IF；END IF；IF CLK'EVENT AND CLK='1' THENIF CQI=9 THEN COUT；计数大于9，输出进位信号ELSE COUT；END IF；END IF；CQ；将计数值向端口输出END PROCESS；END behav；LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY CNT6 ISPORT(CLK1，RST1，EN1：IN STD_LOGIC；CQ1：OUT STD_LOGIC_VECTOR(2 DOWNTO 0)；COUT1：OUT STD_LOGIC)；END CNT6；ARCHITECTURE behav OF CNT6 ISBEGINPROCESS(CLK1，RST1，EN1)VARIABLE CQI：STD_LOGIC_VECTOR。
