半加器——（1位加法器） a b c s0 0 0 00 1 0 11 0 0 11 1 1 0a，b是输入 c是进位 s是和c=a AND Bs=a XOR b（异或）
如何用一个半加器一个全加器连接成一个二位二进制加法器 要实现c[2：0] 要实现c[2：0]=a[1：0]+b[1：0]half_adder：2个输入分别接a[0]和 b[0]。输出的sum接输出和的c[0]。half_adder的进位输出接的full_adder的3个输入中任意一个。。
半加器算不算加法计数器？为什么？VHDL 不算。半加器只是一个加法器，组合逻辑电路而计数器是一种时序逻辑，简单说打一拍记一下，所以如果是计数器process(clk，rst)if rst='1' thencnt。
