60进制加法计数器的VHDL描述 library IEEE；use IEEE.STD_LOGIC_1164.ALL；use IEEE.STD_LOGIC_ARITH.ALL；use IEEE.STD_LOGIC_UNSIGNED.ALL；entity count isPort(CLK：in STD_LOGIC；CLR：in STD_LOGIC；
VHDL加法器 LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY adder ISPORT(A：IN STD_LOGIC_VECTOR(7 DOWNTO 0)；B：IN STD_LOGIC_VECTOR(7 DOWNTO 0)；clk：in std_logic；S：OUT STD_LOGIC_VECTOR(7 DOWNTO 0))；END adder；ARCHITECTURE behav OF adder ISBEGINprocess(A，B，clk，c)beginIF clk'EVENT AND clk='1' THENS；end if；end process；END behav；
怎么用vhdl做一个8位二进制的加法器 设计一个8位的二进制全加器，并采用三种方法描述：输入信号：op1，op2。VHDL全名Very-High-Speed Integrated Circuit Hardware Description。
