1. 用Verilog HDL的行为描述设计一个带进位输入，输出的1位全加器
图中的 f_adder是一位全加器，cin 是输入进位，cout 是输出进位。试给出此电路的VHDL描述。 OUT std_logic)；END my_adder.ALL；BEGINh_adder；h_adder XOR cin；USE IEEE.std_logic_1164LIBRARY IEEE，h_adder：std_logic；architecture behavioral OF my_adder ISSIGNAL cin，cout；cout(x AND Y)OR(h_adder AND cin)；PROCESS(clock)BEGINIF rising_edge(clock)THENcin；END IF；END PROCESS；END behavioral；ENTITY my_adder ISPORT(x，y，clock：IN std_logic；sum；sum
设计一个四位全加器并且用七段译码器显示输出结果，怎么输出进位位呀？比如8+4=12，我只会显示2，谢谢
