vhdl语言中取余符号rem如何用？举例说明。 rem是vhdl标准库numeric_std里面定义的函数mod(取模)/rem(取余)对于两个正62616964757a686964616fe59b9ee7ad9431333365646233的输入来说结果一致 否则有区别A rem B=A-(A/B)*B-余数运算符 利用操作数A决定结果的正负号A mod B=A-B*N-取模运算符 利用操作数B决定结果的正负号并且都是用于仿真而不可综合的5 mod 3=2(-5)mod 3=15 mod(-3)=-1(-5)mod(-3)=-25 rem 3=2(-5)rem 3=-25 rem(-3)=2(-5)rem(-3)=-2VHDL全名Very-High-Speed Integrated Circuit Hardware Description Language，诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。自IEEE-1076（简称87版）之后，各EDA公司相继推出自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，简称93版。VHDL和Verilog作为IEEE的工业标准硬件描述语言，得到众多EDA公司支持，在电子工程领域，已成为事实上的通用硬件描述语言。VHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠。
毕设需要，帮我把这段VHDL代码改为verilog吧 entity top_design is port(vp_in：in std_logic_vector(7 downto 0)；第一路视频信号输入 vp_out：out std_logic_vector(7 。
求VHDL代码解释 实现移位功能。
