关于1个半加器与1个全加器组合形成二位二进制加法器 半加器的carry_out连接到全加器的carry_in引脚上。
半加器——（1位加法器） a b c s0 0 0 00 1 0 11 0 0 11 1 1 0a，b是输入 c是进位 s是和c=a AND Bs=a XOR b（异或）
1、用原理图层次化设计法设计一个4位二进制加法器。 2、编写VHDL程序完成设计一个4位二进制加法器。 原理图由一个半加器和三个全加器组成。VHDL程序相对比较简单。LIBRARY ieee；USE ieee.std_logic_1164.ALL；USE ieee.std_logic_unsigned.ALL；ENTITY adder4bit ISPORT(a，b：IN std_logic_vector(3 downto 0)；s：out std_logic_vector(3 downto 0)；sumco：OUT std_logic)；carry outEND adder4bit；ARCHITECTURE a OF adder4bit ISSIGNAL temp：std_logic_vector(4 downto 0)；BEGINtemp；co(4)；s(3 downto 0)；END a；
