用VHDL语言设计8位加1计数器，该计数器含有异步清零端，计数使能端和进位输出端。library ieee；use ieee.std_logic_1164.all；use ieee.std_logic_arith.all；。
一位全加器VHDL的设计实验报告 最低0.27元开通文库会员，查看完整内容>；原发布者：轻盈的精灵1993EDA技术及应用实验报告—一位全加器VHDL的设计班级：XXX姓名：XXX学号：XXX一位全加器的VHDL设计一、实验目的：1、学习MAX+PLUSⅡ软件的使用，包括软件安装及基本的使用流程。2、掌握用VHDL设计简单组合电路的方法和详细设计流程。3、掌握VHDL的层次化设计方法。二、实验原理：本实验要用VHDL输入设计方法完成1位全加器的设计。1位全加器可以用两个半加器及一个或门连接构成，因此需要首先完成半加器的VHDL设计。采用VHDL层次化的设计方法，用文本编辑器设计一个半加器，并将其封装成模块，然后在顶层调用半加器模块完成1位全加器的VHDL设计。三、实验内容和步骤：1、打开文本编辑器，完成半加器的设计。2、完成1位半加器的设计输入、目标器e69da5e6ba90e799bee5baa631333433623766件选择、编译。3、打开文本编辑器，完成或门的设计。4、完成或门的设计输入、目标器件选择、编译。5、打开文本编辑器，完成全加器的设计。6、完成全加器的设计输入、目标器件选择、编译。7、全加器仿真8、全加器引脚锁定四、结果及分析：该一位加法器是由两个半加器组成，在半加器的基础上，采用元件的调用和例化语句，将元件连接。
求EDA用VHDL语言的程序设计，急急急！给高分！（要求完成一个具有异步复位和同步使能功能的10进制计数器） library ieee；use ieee.std_logic_1164.all；use ieee.std_logic_arith.all；use ieee.std_logic_unsigned.all；entity shicount isport(clk，reset，enable：in std_logic；a，b，c，d，e，f，g：out std_logic；tp：out std_logic_vector(0 to 3)；xian：out std_logic_vector(0 to 6)；count：out std_logic)；end shicount；architecture xu of shicount issignal temp：std_logic_vector(0 to 3)；signal xianshi：std_logic_vector(0 to 6)；beginprocess(clk，reset，enable)beginif(reset='1')then temp；elsif(enable='1')thenif(clk' event and clk='1')then if(temp)then temp；else temp；end if；end if；end if；end process；process(temp)begincase temp iswhen\"0000\"=>；xianshi；count；when\"0001\"=>；xianshi；count；when\"0010\"=>；xianshi；count；when\"0011\"=>；xianshi；count；when\"0100\"=>；xianshi；count；when\"0101\"=>；xianshi；count；when\"0110\"=>；xianshi；count；when\"0111\"=>；xianshi；count；when\"1000\"=>；xianshi；count；when\"1001\"=>；xianshi；count；when others=>；xianshi；count；end case；end process；a(6)；b(5)；c(4)；d(3)；e(2)；f(1)；g(0)；tp；xian；end xu；
