用VHDL设计一个异步置数，同步清零，计数使能和进位输出信号的16位二进制加法计数器 我写了一个，k是控制置数的，en是计数使能，clr是清零，下面附上了我的仿真波形图。。
设计一个3位的十进制加法计数器。要求能够从0计数到999。从999归零时产生一个高电平的报警信号。 40110 为十进制可逆计数器/锁存器/译码器/驱动器，具有加减计数，计数器状态锁存，七段显示译码输出等功能。40110 有2 个计数时钟输入端CPU 和CPD 分别用作加计数时钟输入和减计数时钟输入。由于电路内部有一个时钟信号预处理逻辑，因此当一个时钟输入端计数工作时，另一个时钟输入端可以是任意状态。40110 的进位输出CO 和借位输出BO 一般为高电平，当计数器从0～9 时，BO 输出负脉冲；从9～0 时CO 输出负脉冲。在多片级联时，只需要将CO 和BO分别接至下级40110 的CPU 和CPD 端，就可组成多位计数器。引出端符号：BO 借位输出端CO 进位输出端CPD 减计数器时钟输入端CPU 加计数器时钟输入端CR 清除端CT 计数允许端LE 锁存器预置端VDD 正电源Vss 地Ya~6g 锁存译码输出端
用T触发器设计一个带进位标志的余3BCD码同步加法计数器.请问这里的“带进位”怎。 用T触发器设计一个带进位标志的余3BCD码同步加法计数器.请问这里的“带进位”怎.用T触发器设计一个带进位标志的余3BCD码同步加法计数器.请问这里的“带进位”怎么理解，和不。
