1. 用Verilog HDL的行为描述设计一个带进位输入，输出的1位全加器 ^参考代码如2113下，5261module add_1bit(a，b，ci，s，co)input a，b，ci；Ci为上个进位。4102output reg s，co；co为当前的进位，1653s为加结果版always@(*)beginco=(a&b)|权(b&ci)|(ci&a)；if(ci)s=。(a^b)；elses=(a^b)；endendmodule
代码是如何控制硬件的？ 比如说在单片机中，你写 0，它输出低电平。如果我能构造出一种电路，电路的输入有两个端口，输出有一个端口，只有输入都为高电平的时候，输出才是高电平，有了它，我便可以。
《最强大脑》节目中周玮的强大计算能力怎么解释？ 总感觉是科学无法解释的，可能是有特殊的计算方法吗？还是特殊的大脑结构？完全就是口答啊。回头补视频。
