设计一个带使能输入及同步清0的8位加法计数器并产生最高位进位。用vhdl写出源程序 \"过程越详细越好，简单说明一下思路\"不矛盾？你上过这门课的话参考一下书上的计数器程序就可以了啊应该不是很难如果没有上过，推荐你去找些参考书
图中的 f_adder是一位全加器，cin 是输入进位，cout 是输出进位。试给出此电路的VHDL描述。 OUT std_logic)；END my_adder.ALL；BEGINh_adder；h_adder XOR cin；USE IEEE.std_logic_1164LIBRARY IEEE，h_adder：std_logic；architecture behavioral OF my_adder ISSIGNAL cin，cout；cout(x AND Y)OR(h_adder AND cin)；PROCESS(clock)BEGINIF rising_edge(clock)THENcin；END IF；END PROCESS；END behavioral；ENTITY my_adder ISPORT(x，y，clock：IN std_logic；sum；sum
VHDL8位加法器的问题 这个问题比较简单，把两位输入A，B分别定义成8位二进制数，输出S也定义成8位二进制数，低位进位cin和高位进位定义为1位逻辑位。中间定义信号m，n.编写VHDL程序。至于存盘，编译，引脚锁定，仿真，下载到芯片，这些简单的操作参照书本就可以了。这里给出了主要的8位二进制的加法的VHDL程序。仅供参考。library ieee；use ieee.std_logic_1164.all；use ieee.std_logic_unsigned.all；entity adder8 isportA：in std_logic_vector(7 downto 0)；B：in std_logic_vector(7 downto 0)；cin：in std_logic；s：out std_logic_vector(7 downto 0)；cout：out std_logic)；end adder8；architecture func of adder8 issignal m：std_logic_vector(8 downto 0)；signal n：std_logic；beginprocess(A，B)beginm；n(8)；end process；s(7 downto 0)；cout；end func；希望对你能有所帮助。
