EDA中信号赋值和变量赋值的区别？ eda中的信号和变量2113的区别就是，5261信号是全局变量，对它的赋值4102不是立即发生的，1653而是有一定的延迟。而变量则是局部变量，它只能在进程中有用，对它的赋值是立即发生的，没有延迟的！赋值符号也有区别的！变量赋值目标：=赋值源；信号赋值目标：赋值源；
vhdl中信号都能进行哪些运算？ VHDL提供了6种预定义的运算操2113作符，分别是：赋值运算符5261，逻辑运4102算符，算术运算符1653，关系运算符，移位运算符，并置运算 符。VHDLl赋值运算符：在VHDL中，赋值运算符用来给信号、变量和常数赋值。赋值运算符包括以下3种：用于对SIGNAL赋值。用于对VARIABLE，CONSTANT和GENERIC赋值，也可用于赋初始值。给矢量中的某些位赋值，或对某些位之外的其他位(常用OTHERS表示)赋值。VHDL逻辑运算符在VHDL中，逻辑运算符用来执行逻辑运算操作。操作数必须是BIT，STD_LOGIC或STD_ULOGIC类型的数据(或者是这些数据类型的扩展，即BIT_VECTOR，STD_LOGIC_VECTOR或STD_ULOGIC_VECTOR)。VHDL的逻辑运算符有以下几种：NOT-取反AND-与OR-或NAND-与非NOR-或非XOR-异或XNOR是\"同或\"运算符，它在VHDL87中没有定义，在VHDL93中被引入。注意，从上至下，这些运算符的优先级是递减的。VHDL算术运算符：在VHDL中，算术运算符用来执行算术运算操作。操作数可以是INTEGER，SIGNED，UNSIGNED或REAL数据类型，其中REAL类型是不可综合的。如果声明了ieee库中的包集std_logic_signed和std_logic_unsigned，即可对STD_LOGIC_VECTOR类型的数据进行加法和减法运算。VHDL语言。
VHDL中 仿真程序里 给一个信号赋值一个范围中的随即数怎么写 求指导 将这个范围中的数进行循环，然后要用的时候取数，无法达到真正的随机，只能实现这样的伪随机
