什么是半加器？什么是全加器？加法器是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出。
半加器——（1位加法器） a 谁能给我列一下半加器的真值表啊~还有半加器进位不能~ a b c s 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 a，b是输入 c是进位 s是和 c=a AND B s=a XOR b（异或） 。
半加器全加器的工作原理和设计方法实验报告 最低0.27元开通文库会员，查看完整内容>；原发布者：风不留云一、实验目的1、学习和掌握半加器e799bee5baa6e4b893e5b19e31333433623766全加器的工作原理和设计方法。2、熟悉EDA工具QuartusII的使用，能够熟练运用VrilogHDL语言在QuartusII下进行工程开发、调试和仿真。3、掌握组合逻辑电路在QuartusⅡ中的图形输入方法及文本输入方法，掌握层次化设计方法。4、掌握半加器、全加器采用不同的描述方法。二、实验内容1、完成半加器全加器的设计，包括原理图输入，编译、综合、适配、仿真等。并将半加器电路设置成一个硬件符号入库2、建立更高层次的原理图设计，利用1位半加器构成1位全加器，并完成编译、综合、适配、仿真并硬件测试3、采用图形输入法设计1位加法器分别采用图形输入和文本输入方法，设计全加器4、实验报告：详细叙述1位全加法器的设计流程，给出各层次的原理图及其对应的仿真波形图，给出加法器的上时序分析情况，最后给出硬件测试流程和结果。三、实验步骤1、建立一个Project。2、编辑一个VHDL程序，要求用VHDL结构描述的方法设计一个半加器3、对该VHDL程序进行编译，修改错误。4、建立一个波形文件。（根据真值表）5、对该VHDL程序进行功能仿真和时序仿真四、实验。
