用verilog hdl编写同步模5计数器程序，有进位输出和异步复位端 共1 module test_cnt5(clk，reset，car，out)；input clk，reset；reset为异步复位信号 output car，out；car为进位信号 reg[2：0]cnt；cnt为计数器 reg car；。
教材例子：4位串行进位全加器这样的verilog代码真的正确吗？module adder4(cout，sum，ina，inb，cin)；output[3：0]sum；output cout；input[3：0]ina，inb；input cin；。
在verilog中进位运算如何把进位输出 input a；input b；output reg s；output reg c；always@(*){c，s}=a+b；c即是进位了
