用与非门和74lS161设计60进制的计数器电路图？ 模60计数器原理图

60进制计数器电路图 基于原理图描述的，这是一个24进制的计数器，把十位和个位的输出那里的连接改改就行了，会吧？下面是基于verilog语言描述的：module cnt24(ten，one，co，clk，clr)；output[3：0]ten，one；output co；input clk，clr；reg[3：0]ten，one；reg co；always@(posedge clk)beginif(clr)begin ten；one；endelsebeginif({ten，one}=8'b00100011)begin ten；one；co；endelse if(one=4'b1001)begin one；ten；co；endelsebegin one=one+1；co；endendendendmodule还有基于vhdl语言描述的，具体参考潘松老师的那本书或者周润景老师的那本书。向左转|向右转计数器的原理图 最低0.27元开通文库会员，查看完整内容>；原发布者：鹤冲天470717计数器的原理计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一。计数器除用于对输入脉冲的个数进行计数外，还可以用于分频、定时、产生节拍脉冲等。计数器按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又可分为二进制计数器、十进制计数器和任意进制计数器。一、计数器的工作原理1、二进制计数器（1）异步二进制加法计数器图1所示为用JK触发器组成的4位异步二进制加法计数器逻辑图。图中4个触发器F0~F3均处于计数工作状态。计数脉冲从最低位触发器F0的CP端输入，每输入一个计数脉冲，F0的状态改变一次。低位触发器的Q端与高位触发器的CP端相连。每当低位触发器的状态由1变0时，即输出一负跳变脉冲时，高位触发器翻转。各触发器置0端RD并联，作为清0端，清0后，使触发器初态为0000。当第一个计数脉冲输入后，脉冲后沿使F0的Q0由0变1，F1、F2、F3均保持0态，计数器的状态为0001；当图14位异步二进制加法计数器第二个计数脉冲输入后，Q0由1变为0，但Q0的这个负跳变加至F1的CP端，。数电问题：图是74160改为6进制计数器的原理图，进位为什么要放到Q2上，这样不到六就进位了呀！ 因为六进制的预置零发的状态图是0000-0101共六个状态，而74LS160进位端的触发条件(计数进位)是1001到0000跳变是Q3端的下降沿，显然六进制是不会到达这个状态的，所以要另选进位端，从六进制状态图可以知道在0101到达时，会产生一个使得清零段(CR)清零的信号使得下一个状态为0000，这时在会在Q2端产生一个下降沿.我们就可以拿这个下降沿信号做为六进制的进位输出端.(如果还不懂就看状态装换图，看每一步的跳变条件，顺便说一下.我现在也在学这本书)

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