加法器原理怎么进行加减乘除 【中文名】：62616964757a686964616fe78988e69d8331333337613931加法器【外文名】：Pascaline【定 义】：产生数的和的装置【作 用】：产生数的和【出 入】：加数和被加数【类 型】：一种数位电路【举 例】：BCD、加三码【工作原理】：设一个n位的加法器的第i位输入为ai、bi、ci，输出si和ci+1，其中ci是低位来的进位，ci+1（i=n-1，n-2，…，1，0）是向高位的进位，c0是整个加法器的进位输入，而cn是整个加法器的进位输出。则和si=aiii+ibii+iici+aibici，(1)进位ci+1=aibi+aici+bici，(2)令 gi=aibi，(3)pi=ai+bi，(4)则 ci+1=gi+pici，(5)只要aibi=1，就会产生向i+1位的进位，称g为进位产生函数；同样，只要ai+bi=1，就会把ci传递到i+1位，所以称p为进位传递函数。把式(5)展开，得到：ci+1=gi+pigi-1+pipi-1gi-2+…+pipi-1…p1g0+pipi-1…p0c0(6)。随着位数的增加式(6)会加长，但总保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。一旦进位（c1~cn-1）算出以后，和也就可由式（1）得出。使用上述公式来并行产生所有进位的加法器就是超前进位加法器。产生gi和pi需要一级门延迟，ci 需要两级，si需要两级，总共需要五级门延迟。与串联。
设计一个4位串行加法器，并说明原理 。 这是四位串行加法器采用四次例化全加器实现a，b为两个加数，sum为和的输出，也是四位，cout为进位输出至于具体原理，我就不多说了，网上很多的也比我说的好再给你一张波形图library ieee；entity mux8 isport(a，b：in bit_vector(4 downto 1)；sum：out bit_vector(4 downto 1)；cout：out bit)；end mux8；architecture exam of mux8 iscomponent addport(ain，bin，cin：in bit；sum：out bit；cout：out bit)；end component；signal temp：bit_vector(4 downto 1)；constant x：bit：='0'；beginu4：add port map(ain=>；a(4)，bin=>；b(4)，cin=>；temp(3)，sum=>；sum(4)，cout=>；cout)；u3：add port map(ain=>；a(3)，bin=>；b(3)，cin=>；temp(2)，sum=>；sum(3)，cout=>；temp(3))；u2：add port map(ain=>；a(2)，bin=>；b(2)，cin=>；temp(1)，sum=>；sum(2)，cout=>；temp(2))；u1：add port map(ain=>；a(1)，bin=>；b(1)，cin=>；x，sum=>；sum(1)，cout=>；temp(1))；end exam；这是全加器library ieee；use ieee.std_logic_1164.all；entity add isport(ain，bin，cin：in bit；sum：out bit；cout：out bit)；end add；architecture exam of add isbeginsum；cout(ain nand bin)nand(cin nand(ain xor bin))；end exam；
求一个两位二进制加法器，有功能介绍和原理图！！！ s=a xor b xor cin；cout=(a and b)or(cin and(a xor b))s 是和输出，cout是进位输出，cin是进位，这是全加器公式，两位的加法器，只要将两个全加器级联就行了
