VHDL中是不是信号的初值由其他端口传递给它赋初值时用＜＝，而直接赋具体的初值时“＜＝”和“：＝“都 不是你说的那样，信号赋值符号””；变量赋值符号”：=”；申明信号的时候赋初值也能用：=
VHDL语言中信号赋值 VHDL语言中，规定“输出百out”的变量不能做赋度值知运算，只能“被赋值”。你这里应该写成：q；变量道tmp你可以给它一版个初始值，如：signal tmp：bit：='1'；希望都权可以帮到你！
vhdl中信号都能进行哪些运算？ VHDL提供了6种预定义的运算操2113作符，分别是：赋值运算符5261，逻辑运4102算符，算术运算符1653，关系运算符，移位运算符，并置运算 符。VHDLl赋值运算符：在VHDL中，赋值运算符用来给信号、变量和常数赋值。赋值运算符包括以下3种：用于对SIGNAL赋值。用于对VARIABLE，CONSTANT和GENERIC赋值，也可用于赋初始值。给矢量中的某些位赋值，或对某些位之外的其他位(常用OTHERS表示)赋值。VHDL逻辑运算符在VHDL中，逻辑运算符用来执行逻辑运算操作。操作数必须是BIT，STD_LOGIC或STD_ULOGIC类型的数据(或者是这些数据类型的扩展，即BIT_VECTOR，STD_LOGIC_VECTOR或STD_ULOGIC_VECTOR)。VHDL的逻辑运算符有以下几种：NOT-取反AND-与OR-或NAND-与非NOR-或非XOR-异或XNOR是\"同或\"运算符，它在VHDL87中没有定义，在VHDL93中被引入。注意，从上至下，这些运算符的优先级是递减的。VHDL算术运算符：在VHDL中，算术运算符用来执行算术运算操作。操作数可以是INTEGER，SIGNED，UNSIGNED或REAL数据类型，其中REAL类型是不可综合的。如果声明了ieee库中的包集std_logic_signed和std_logic_unsigned，即可对STD_LOGIC_VECTOR类型的数据进行加法和减法运算。VHDL语言。
