VHDL设计一个带异步清零、同步置位功能的1位十进制同步可逆（加/减）计数器 我写了一个，k是控制置数的，en是计数使能，clr是清零，下面附上了我的仿真波e69da5e6ba903231313335323631343130323136353331333366303165形图。library IEEE；use IEEE.std_logic_1164.all；use IEEE.std_logic_unsigned.all；use IEEE.std_logic_arith.all；entity cnt_16 isportclk：in STD_LOGIC；qin：in STD_LOGIC_VECTOR(15 downto 0)；clr：in std_logic；k：in std_logic；en：in STD_LOGIC；qout：out STD_LOGIC_VECTOR(15 downto 0)；q：out STD_LOGICend cnt_16；architecture cnt_16_arch of cnt_16 issignal qqout：std_logic_vector(15 downto 0)；signal qq：std_logic；beginprocess(k，qin，en，clk，clr)beginif k='1' thenqqout；elseif clk'event and clk='1' thenif clr='1' thenqqout；elsif en='1' thenif qqout=\"1111111111111111\"thenqq；qqout；elseqqout；end if；end if；end if；end if；end process；suocun：process(qqout，qq)beginq；qout；end process suocun；end cnt_16_arch；
74ls160中文资料 最低0.27元开通文库会员，查看完整内容>；原发布者：740480542特点54LS160/74LS160LSTTL型同步十进制计数器（直接清零）外引线排列图·用于快速计数的内部超前进位·用于n位级联的进位输出·同步可编程序·有置数控制线·二极管箝位输入·直接清零·同步计数典型参数：f工作频率=32MHzPd=93mW说明：这种同步可预置十进计数器是由四个D型触发器和若干个门电路构成，内部有超前进位，具有计数、置数、禁止、直接（异步）清零等功能。对所有触发器同时加上时钟，使得当计数使能输入和内部门发出指令时输出变化彼此协调一致而实现同步工作。这种工作方式消除了非同步（脉冲时钟）计数器中常有的输出计数尖峰。缓冲时钟输入将在时钟输入上升沿触发四个触发器。这种计数器是可全编程的，即输出可预置到任何电平。当预置是同步时，在置数输入上将建立一低电平，禁止计数，并在下一个时钟之后不管使能输入是何电平，输出都与建立数据一致。清除是异步的（直接清零），不管时钟输入、置数输入、使能输入为何电平，清除输入端的低电平把所有四个触发器的输出直接置为低电平。超前进位电路无须另加门，即可级联出n位同步应用的计数器。它是借助于两个计数使能输入和一个动态进位输出来实现。
计数器的进位输出是什么，有什么用？ 计数器的进位输出就相当于进制e68a84e8a2ade79fa5e9819331333431353938转换，即计算时满足条件的进位。计数器满模值时，产生一个进位输出CO信号或借位输出BO信号，作为标志信号或进位功能扩展。例如：计数器是模M=8的二进制加法器，计数循环从000-111，共8个状态。当计满8个数时，输出等于1，相当于逢8进1的进位输出。计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。除了计数功能外，计数器产品还有一些附加功能，如异步复位、预置数(注意，有同步预置数和异步预置数两种。前者受时钟脉冲控制，后者不受时钟脉冲控制)、保持(注意，有保持进位和不保持进位两种)。虽然计数器产品一般只有二进制和十进制两种，有了这些附加功能，我们就可以方便地用我们可以得到的。
