如何用两个半加器实现全加器？ 串联起来
用门电路实现一位全加器要怎么做，逻辑图要怎样画！谢谢！ 用verilog编写的数据选择器：module multiplexer8_to_1(OUT，A2，A1，A0，D7，D6，D5，D4，D3，D2，D1，D0)；output OUT；reg OUT；input D7，D6，D5，D4，D3，D2，D1，D0；input A2，A1，A0；always@e68a84e799bee5baa6e79fa5e9819331333236613336(A2，A1，A0，D0，D1，D2，D3，D4，D5，D6，D7)case({A2，A1，A0})3'd0：OUT=D0；3'd1：OUT=D1；3'd2：OUT=D2；3'd3：OUT=D3；3'd4：OUT=D4；3'd5：OUT=D5；3'd6：OUT=D6；3'd7：OUT=D7；default：$display(\"Unspecified control signal\")；endcaseendmodulemodule stimulus；reg a2，a1，a0；reg d7，d6，d5，d4，d3，d2，d1，d0；wire out；multiplexer8_to_1 mymux(out，a2，a1，a0，d7，d6，d5，d4，d3，d2，d1，d0)；initialbegind7=1；d6=1；d5=0；d4=0；d3=1；d2=0；d1=1；d0=0；10$display(\"d7=b，d6=b，d5=b，d4=b，d3=b，d2=b，d1=b，d0=b\\n\"，d7，d6，d5，d4，d3，d2，d1，d0)；a2=0；a1=0；a0=0；10$display(\"a2=b，a1=b，a0=b，out=b\\n\"，a2，a1，a0，out)；a2=0；a1=0；a0=1；10$display(\"a2=b，a1=b，a0=b，out=b\\n\"，a2，a1，a0，out)；a2=0；a1=1；a0=0；10$display(\"a2=b，a1=b，a0=b，out=b\\n\"，a2，a1，a0，out)；a2=0；a1=1；a0=1；10$display(\"a2=b，a1=b，a0=b，out=b\\n\"，a2，a1，a0，out)；a2=1；a1=0；a0=0；10$display(\"a2=b，a1=b，a0=b，out=b\\n。
如何用双四选一数据结构选择器74LS153实现全加器 根据全加器真值表，可写出和S，高位进位CO的逻辑函数。A1A0作为两个输入变量，即加数和被加数A、B，D0～D3为第三个输入变量，即低位进位CI，1Y为全加器的和S，2Y全加器的高位进位CO，则可令数据选择器的输入为A1=A，A0=B，1DO=1D3=CI，1D1=1D2=CI反，2D0=0，2D3=1，2D1=2D2=CI，1Q=S1，2Q=CO；可以根据管脚所对应的连接电路扩展资料：工作原理是：给A1A0一组信号 比如1 0 那么就相当于给了他一个2进制数字2 也就相当于选通了D2这个输入端，这个时候 输出Y 输出的就是D2的信号；D2是什么，Y就输出什么输出表如下：控制 选择的输出源A1 A0 Y0 0 D00 1 D11 0 D21 1 D3数据选择器(MUX)的逻辑功能是在地址选择信号的控制下，从多路e69da5e6ba90e799bee5baa6e997aee7ad9431333431356637数据中选择一路数据作为输出信号4选1原理图如图1所示的是四选一数据选择器的原理图。图1中的D0、D1、D2、D3是四个数据输入端，Y为输出端，A1、A0是地址输入端。从表中可见，利用指定A1A0的代码，能够从D0、D1、D2、D3这四个输入数据中选出任何一个并送到输出端。因此，用数据选择器可以实现数据的多路分时传送。此外，数据选择器还广泛用于产生任意一种组合逻辑函数。在图示电路中。
