加法器实验报告 原发布者：sxyplibo实验三加法器的设计与仿真一、实验目的熟悉QuartusⅡ仿真软件的基本操作，用逻辑图和VHDL语言设计加法器并验证。二、实验内容1、熟悉QuartusⅡ软件的基本操作，了解各种设计输入方法（原理图设计、文本设计、波形设计）2、用逻辑图和VHDL语言设计全加器并进行仿真验证；3、用设计好的全加器组成串行加法器并进行仿真验证；4、用逻辑图设计4位先行进位全加器并进行仿真验证；三、实验原理1.全加器全加器英文名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。用途：实现一位全加操作逻辑图真值表利用与或门设计的全加器，它只能做一位的加法，先预想好它的功能，写出真值表，就可以根据这些来设计电路了。2.四位串行加法器逻辑图利用全加器的组合实现4位串行加法器，全加器只能对一位进行操作，将每一位的结果传给下一位，就可以实现4位的加法器。3．74283：4位先行进位全加器（4-BitFullAdder）利用74283芯片实现的4位先行进位全加器比前两者功能更完善，它可以实现进位功能，这个自己设计难度比较大，可以参照74283的。
求大侠 数字逻辑 设计一个8位二进制并行加法器综合实验设计报告 蛋疼，猜猜哥是谁
集成计数器实验报告 最低0.27元开通文库会员，查看完整内容>；原发布者：fiordee实验三集成计数器一、实验目的1、掌握集成计数器构成N进制的计数器的连接方法。二、预习要求1．熟悉芯片各引脚排列。2．理解构成模长M进制计数器的原理。3．实验前设计好实验所用电路，画出实验用的接线图。三、实验内容1、设计一模长M=60进制的计数电路。1）用同步连接反馈预置法实现。2）用同步连接反馈清零法实现。2、按设计图连接电路。CP接频率为1Hz的方波脉冲，各计数器的输出Q3Q2Q1Q0接七段BCD显示译码器CD4511的DCBA输入端，CD4511的输出接七段数码显示器。3、．接通实验箱电源，观察七段数码显示器计数状态的变化过程，并记录该状态循环。四、实验器材数字逻辑实验箱，74LS160，74LS00，74LS20。五、实验报告要求1、60进制计数器的电路设计图、连线图和计数器的测试结果。4、测试过程中出现的问题及解决办法。六、实验用元件介绍1．集成计数器74LS160本实验所用集成芯片为异步清零同步预置四位8421码10进制加法计数器74LS161，集成芯片的各功能端如图所示，其功能见附表。74LS160为异步清零计数器，即端输入低电平，不受CP控制，输出端立即全部为“0”，功能表第一行。74LS160具有同步预置功能，在端无效时，。
