EDA技术VHDL程序填空：带进位的十进制加法器.有几个空不会填 求高手帮助.多谢多谢 LIBRARY IEEE；带进位的十进制加法器USE IEEE.STD_LOGIC_1164.ALL；ENTITY BCDINC ISPORT。
verilog设计一个8位带进位的加法器，输出结果是由沿触发的 参考代码如2113下，5261module add_1bit(a，b，ci，s，co)input a，b，ci；Ci为上个进位。output reg s，co；co为当4102前的1653进位，s为加结果always@专(*)beginco=(a&b)|属(b&ci)|(ci&a)；if(ci)s=。(a^b)；elses=(a^b)；endendmodule
为什么8位二进制加法器的第一个全加器进位输入需要接地，还表示输入 因为这个加法器是由八个二进制全加器够成的，第第一个全加器只有进位输出到第二个全加器的进位输入，而没有进位输入所以接地。
