用3/8译码器74LS138和门电路构成全加器，写出逻辑表达式，画出电路图， 首先得弄清楚全加器的原理，你这里说的应该是设计1位的全加器.全加器有3个输入端：a，b，ci；有2个输出端：s，co.与3-8译码器比较，3-8译码器有3个数据输入端：A，B，C；3个使能端；8个输出端，OUT(0-7).这里可以把3-8译码器的3个数据输入端当做全加器的3个输入端，即3-8译码器的输入A、B、C分别对应全加器的输入a，b，ci；将3-8译码器的3个使能端都置为有效电平，保持正常工作；这里关键的就是处理3-8译码的8个输出端与全加器的2个输出的关系.现在写出全加器和3-8译码器的综合真值表：（A/a，B/b，C/ci为全加器和译码器的输入，OUT为译码器的输出（0-7），s为加法器的和，co为加法器的进位输出）PS：假定译码器的输出为高电平有效.A/a B/b C/ci OUT s co0 0 0 0 0 00 0 1 1 1 00 1 0 2 1 00 1 1 3 0 11 0 0 4 1 01 0 1 5 0 11 1 0 6 0 11 1 1 7 1 1根据上面的真值表，可以设计出电路图：将3-8译码器的输出OUT(1、2、4、7)作为一个4输入的或门的输入，或门的输出作为加法器的和；将3-8译码器的输出OUT(3、5、6、7)作为一个4输入的或门的输入，或门的输出作为加法器的进位输出.即完成了加法器的设计.回过头来分析：当加法器的输入分别为：a=1，b=0，ci=1时，对应3-8译码器的输入为A=1。
一位二进制全加器进位的真值表如何得到 1、如果变量为真，Boole返回1，否则返回0：Boole[1>；2]Boole[1]，如果给出自定义函数：f[{x_，y_}]：=x|y那么，如果x为假，y为真，那么，x和y之间的or性真值表就zhidao可以这样表示出来。内2、这是一个具体的例子：a=Tuples[{1>；2，5>；=3}，2]；3、如果两个结论都是容假的，那么，它们的or型真值表都是0：a=Tuples[{1>；2，5，2]；4、如果两个结论都为真，那么，它们的or型真值表和and型真值表都是1。5、最后如果一个真，一个假，那么，真值表如下图所示。
什么是一位全加器，怎么设计逻辑电路图 加器是能够计算低位进位的二进制加法电路。与半加器相比，全加器不只考虑本位计算结果是否有进位，也考虑上一位对本位的进位，可以把多个一位全加器级联后做成多位全加器.一位。
求哪位大神帮我写出一个一位全加器的真值表和逻辑函数表达式，急啊，给好评。 真值表知一位全加器的真值表如下图，其中Ai为被加数，Bi为加数，相邻低位道来的进位数为回Ci-1，输出本位和为Si。全加器的逻辑表达式如下：Si=Ai⊕Bi⊕Ci-1如有帮助请采纳，手机则点击右上角的答满意，谢谢！
