利用JK触发器设计一个带进位输出端的四进制计数器 这题非常重要，望大神不吝赐教。你要用电子设计软件设计 还是用CAD 或用PPT 就可以 请你详细说说
芯片74LS161中的进位输出端CO的工作原理是？ 74LS161中的进位输出端CO的工作原理是：CO=Q0·Q1·Q2·Q3·CET。从74LS161功能表功能表中可以知道，当清零端CR=“0”，计数器输出Q3、Q2、Q1、Q0立即为全“0”，这个时候。
关于计数器芯片74LS160的运用。用两片74LS160芯片设计一个同步六十进制计数器请画出电路图 用两片74LS160芯片设计一个同步六十进制计数器可使用同步级联、异步清零方式实现。其中个位计数为十进制形式。个位与十位计数器之间采用同步及连方式，个位计数器的进位信号连接到十位计数器的使能端EP，或ET，或EP、ET的并联，完成个位对十位计数器的进位控制。十位计数器计数到6时，Q1=Q2=1，用个2与非门连接，以产生清0信号，并连接两个计数器的清0端。数据位（D0~D3）全部挂低电平，其余计数器的输入端，挂高电平。计数器容量为10×10=100。2个数器同时连接到同一个计数脉冲CP，以低位计数器进位脉冲CO作高位计数器的工作状态控制脉冲EP、ET。经与非门输出空置数端，接成六进制计数形式。当计数器状态为59时，重新置数，并输出一进位到达六十进制。扩展资料：在同步清零的计数器电路中，RD‘出现低电平后要等下一个CLK信号到达时才能将触发器清零。而在异步清零的计数器电路中，只要RD’出现低电平，触发器立即被置零，不受CLK的控制。计数器主要由触发器构成，按触发器的翻转的次序来分类。在同步计数器中，当计数脉冲输入时所有触发器是同时翻转的。“同步”输入信号和时钟信号有关，实际上输入信号和时钟信号进行了与运算或者与非运算，输入信号和时钟信号的。
计数器的进位输出是什么，有什么用？ 计数器的进位输出就相当于进制e68a84e8a2ade79fa5e9819331333431353938转换，即计算时满足条件的进位。计数器满模值时，产生一个进位输出CO信号或借位输出BO信号，作为标志信号或进位功能扩展。例如：计数器是模M=8的二进制加法器，计数循环从000-111，共8个状态。当计满8个数时，输出等于1，相当于逢8进1的进位输出。计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。除了计数功能外，计数器产品还有一些附加功能，如异步复位、预置数(注意，有同步预置数和异步预置数两种。前者受时钟脉冲控制，后者不受时钟脉冲控制)、保持(注意，有保持进位和不保持进位两种)。虽然计数器产品一般只有二进制和十进制两种，有了这些附加功能，我们就可以方便地用我们可以得到的。
试设计一个带有进位输出端的十三进制计数器
如何用74LS161来实现7进制的计数器电路图？ 1、首先找到一块74LS195芯片2113，将其J、K输入端连5261接到一起，将R、LOAD端连接高电平4102，将CP端连接脉冲信号，再将输出端1653从左到右、从上到下编号为Q0、Q1、Q2、Q3，如图所示。2、运用上面公式算出i=3，所以将Q2和Q3连接与非门反馈至J、K输入端，如图所示。扩展资料一个 16 进制计数器，最大计数值是 1111，相当于十进制数 15。需要计数的脉冲加到最低位触发器的 CP 端上，所有的 J、K 端都接高电平 1，各触发器 Q 端接到相邻高一位触发器的 CP 端上。J—K 触发器的特性表告诉我们：当 J=1、K=1 时来一个 CP，触发器便翻转一次。在全部清零后，第 1 个 CP 后沿，触发器 C0 翻转成 Q0=1，其余 3 个触发器仍保持 0 态，整个计数器的状态是 0001。第 2 个 CP 后沿，触发器 C0 又翻转成“Q0=0，C1 翻转成 Q1=1，计数器成 0010。到第 15 个 CP 后沿，计数器成 1111。可见这个计数器确实能对 CP 脉冲计数。
计数器及其应用实验 最低0.27元开通文库会员，查看完整内容>；原发布者：CHNlyt实验六、计数器及2113其应用一、实验目的：52611．学习集成触发器构4102成计数器的方法。2．掌握中规模集成1653计数器的使用方法及功能测试方法。二、实验仪器及元器件：1.数字电路实验箱。2.双D触发器74LS74(两片）同步十进制可逆计数器74LS192四－二输入与非门74LS00（CC4011）。三、实验原理2Q2Q1Q1、74LS74(双D触发器)1QC1S1D∧R2SD2D2CP2RD1SD1D1CP1RD特点：（1）单输入端的双D触发器。（2）它们都带有直接置0端RD和直接置1端SD，为低电平有效。（3）为TTL边沿触发器，CP上升沿触发。CP=CLK；RD=CLR；SD=PRE2、用2个上升沿触发的D触发器组成的两位异步二进制加法计数器。工作原理：D触发器都接成T’触发器。3、同步十进制可逆计数器74LS192Vcc16D015CR14BO13CO12LD11D210D3912345678D1Q1Q0CPDCPUQ2Q3GNDLD—置数端；CPU—加计数端；CPD—减计数端；CO—非同步进位输出端；BO—非同步借位输出端；D0、D1、D2、D3—计数器输入端；Q0、Q1、Q2、Q3—数据输出端；CR—清除端输出D2XcXXbXXD1XD0XaXXQ30dc加计数减计数Q20bQ10Q00a输入CR1000LDX0111CPUXXCPDXX1D3XdXX4、实现任意进制计数有级联法、清零法、置数法等方法。四。
用74160设计一个24进制计数器 数字钟电路是一个典型的数字电路系统，其由时，分，秒计数器以及校时和显示电路组成.下面介绍利用集成十进制递增计数器(74160)和带译码器的七段显示数码管组成的数字钟电路。.
什么东西是十三进制 就是每位上面最大的数是12最小的数是0，每位上面满13进位的计数规则。与十进制、二进制这些计数规则没有太大的区别。
74161集成计数器设计一个带进位的八进制计数器电路。 把一个74161的Q3作为这一级2113的进位输出端，它就5261是一个八进制计数器。第一4102级的16534个输出端（Q3，Q2，Q1，Q0）就是8，4，2，1。这个第一级的计数输入是从CLK端输入的，第二级的CLK接第一级的Q3，就构成了八进制计数器的第二级。如此类推，就构成了多位的八进制计数器电路。
