如何在Multisim中用两片74LS160组成十六进制？
用74ls160怎么实现24进制或大于十进制的计数器，我需要详细的原理就行！！不需要图！！ 你好，74ls160为十进制同步加法2113计数5261器，同步就是要受到时钟信号的控制—4102清零和置数，附加功能有进位输1653出端、置数端、清零端，还有置数输入端状态输出及时钟信号端口，其余端口暂可不用。那么根据以上端口可以搭建任何进制计数器。首先分析24进制计数器：因为大于了本身的十进制，所以使用两片74ls160，搭建的方法有置数和清零两种，方式都一样；当第一片计数到十的时候再等来一个时钟信号进位端会变为高电平，此端口接到第二片的时钟信号端和本身的置数端或清零端，本身的置数端全部接地，然后第二片计一个数，第一片回到0继续计数，直到第二片计数到2同时第一片计数到4的时候，通过在第一片外加的逻辑电路，每计数到4会译出一个信号与上第二片的外加逻辑电路每到2译出的信号，此信号就是计数到24的进位信号，将此信号再接回两片的清零或置数端即可。大于十进制的计数器参照上述方法，第二片作为十位，第一片作为个位，需要多少进制就通过外加逻辑电路译出即可。如有不懂之处可随时回复我。希望我的回答能帮助到你。
同步十进制计数器转换成同步六进制，进位输出接q2，可是为什么到4就进位了呢？ 同步十进制计数器74LS160，可以改换成同步六进制计数器，可以采两种方法，反馈清零法，和反馈置数法。下面是两个仿真图，也是逻辑图。那个数码管是用来显示仿真效果的，你不用画。都是计到最大数5时的截图。
用d触发器，与门，与非门设计带有进位输出端的六进制计数器，实验图怎么画啊
分析下图的时序电路，列出状态表，画出状态图 下图的时序电路，是由J-K触发器组成的同来步四进制加/减计源数器，当控制端X=0，为加法计数器2113，当X=1，为减法计数器。仿真图如下，输出5261端Y为进位/借位信号，加法计。
复位法设计一个数字钟移位60进制计数器并进行实验时，个位CR可以接低电平吗？当计数到59时，进位端有输出 自己仿真一下试试呗。不过答案肯定是个位CR可以接低电平，59时，进位端没有输出
用d触发器，与门，与非门设计带有进位输出端的六进制计数器，实验图怎么画啊 清零法：在数2113据输出端的Q1Q2输出接一个与5261门，将这个与门的输4102出接到清零端CR置数法：数据输入端D3D2D1D0接成16530101，进位输出端CO非，接置数端LD非。我说的这两种方法都是用的40192的加计数器。我用的仿真软件没有40192这个芯片，没法做个图发上来了，不知道说清楚没。至于40192的减计数器，我也没学过。而且没法仿真，不知道自己说的对不对，仅供参考吧。
用74160设计一个24进制计数器 数字钟电路是一个典型的数字电路系统，其由时，分，秒计数器以及校时和显示电路组成.下面介绍利用集成十进制递增计数器(74160)和带译码器的七段显示数码管组成的数字钟电路。.
