eda数字时钟实验报告

VHDL数字时钟完整程序代码（要求要有元件例化，并且有按键消抖），谢谢啦啦啦啦 课程设计任务书课程设计名称 EDA课程设计 学生姓名 专业班级设计题目 多功能数字钟设计一、课程设计目的1、综合运用EDA技术，独立完成一个课题的设计，考察运用所学知识，解决实际问题的能力；2、结合理论知识，考察阅读参考资料、文献、手册的能力；3、进一步熟悉EDA技术的开发流程，掌握文件编辑、编译、仿真、下载验证等环节的实现方法和应用技巧；4、锻炼撰写研究报告、研究论文的能力；5、通过本实践环节，培养科学和严谨的工作作风。二、设计内容、技术条件和要求l、能进行正常的时、分、秒计时功能，分别由6个数码显示24小时、60分钟的计数器显示。2、能利用实验系统上的按钮实现“校时”、“校分”功能；（1）按下“SA”键时，计时器迅速递增，并按24小时循环；（2）按下“SB”键时，计时器迅速递增，并按59分钟循环，并向“时”进位；（3）按下“SC”键时，秒清零；抖动的，必须对其消抖处理。3、能利用扬声器做整点报时：（1）当计时到达59’50”时开始报时，频率可为500Hz；计满23小时后回零；计满59分钟后回零。（2）到达59’59”时为最后一声整点报时，整点报时的频率可定为lKHz。4定时闹钟功能5、用层次化设计方法设计该电路，用硬件描述语言EDA数字时钟设计实验思考题：本次设计程序占用EPF10K10LC84-4芯片的多少资源 以quartus II这个集成工具为例。当你编译(compile)完成之后，应该会弹出一个编译流程完成后的摘要信息（flow summary），其中就包含了资源占用的信息。如下图示例所示（红色圈住的是某个设计的用cyclone IV GX器件所占用的资源）。EDA设计数字时钟 2.微秒模块采用VHDL语言输入方式,以时钟clk,清零信号clr以及暂停信号STOP为进程敏感变量,程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity MINSECONDb isport(clk,clrm,.求eda数字钟设计程序 1.Topclock（元件例化 顶层文件）Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_arith.all;Use ieee.std_logic_unsigned.all;Entity topclock isPort(clk,clr,en,m1,h1:in std_logic;alarm:out std_logic;secs,secg,mins,ming,hours,hourg:buffer std_logic_vector(3 downto 0));End;2.秒模块程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity SECOND isport(clk,clr:in std_logic;sec1,sec0:out std_logic_vector(3 downto 0);co:out std_logic);end SECOND;architecture SEC of SECOND isbeginprocess(clk,clr)variable cnt1,cnt0:std_logic_vector(3 downto 0);beginif clr='1' thencnt1:=\"0000;cnt0:=\"0000;elsif clk'event and clk='1' thenif cnt1=\"0101\"and cnt0=\"1000\"thencoa);u2:min1 port map(clr=>clr,alarm=>alarm,mins=>mins,ming=>ming,clkm=>b,enmin=>c);u3:hour1 port map(clr=>clr,hours=>hours,hourg=>hourg,clkh=>d);u4:madapt port map(en=>en,m1=>m1,clk=>clk,secin=>a,minset=>b);u5:hadapt port map(en=>en,h1=>h1,clk=>clk,minin=>c,hourset=>d);end;EDA 数字电子时钟的设计 最低0.27元开通文库会员，查看完整内容>原发布者:wjh312747160电子技术课程设计数字电子时钟的设计摘要：设计一个周期为24小时，显示满刻度为23时59分59秒，具有校时功能和报时功能的电子钟。本系统的设计电路由时钟译码显示电路模块、脉冲逻辑电e799bee5baa6e997aee7ad94e4b893e5b19e31333433623736路模块、时钟脉冲模块、整电报时模块、校时模块等部分组成。计数器采用异步双十进制计数器74LS90，发生器使用石英振荡器，分频器4060CD及双D触发器74LS74D，整电报时电路用门电路及扬声器构成。1、设计的任务与要求电子技术课程设计的主要任务是通过解决一，两个实际问题，巩固和加深在“模拟电子技术基础”和“数字电子技术基础”课程中所学的理论知识和实验技能，基本掌握常用电子电路的一般设计方法，提高电子电路的设计和实验能力，为以后从事生产和科研工作打下一定的基础。电子技术课程设计的主要内容包括理论设计、仿真实验、安装与调试及写出设计总结报告。衡量课程设计完成好坏的标准是：理论设计正确无误；产品工作稳定可靠，能达到所需要的性能指标。本次课程设计的题目是“多功能数字电子钟电路设计”。要求学生运用数字电路，模拟电路等课程所学知识完成一个实际课程设计任务书 课程设计名称 EDA课程设计 学生姓名 专业班级 设计题目 多功能数字钟设计 一、课程设计目的 1、综合运用EDA技术，独立完成一个课题的设计，考察运用所学知识，解决实际问题的能力；2、结合理论知识，考察阅读参考资料、文献、手VHDL数字时钟完整程序代码（要求要有元件例化，并EDA数字钟设计 1.Topclock（元件例化 顶层文件）Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_arith.all;Use ieee.std_logic_unsigned.all;Entity topclock isPort(clk,clr,en,m1,h1:in std_logic;alarm:out std_logic;secs,secg,mins,ming,hours,hourg:buffer std_logic_vector(3 downto 0));End;2.秒模块程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity SECOND isport(clk,clr:in std_logic;sec1,sec0:out std_logic_vector(3 downto 0);co:out std_logic);end SECOND;architecture SEC of SECOND isbeginprocess(clk,clr)variable cnt1,cnt0:std_logic_vector(3 downto 0);beginif clr='1' thencnt1:=\"0000;cnt0:=\"0000;elsif clk'event and clk='1' thenif cnt1=\"0101\"and cnt0=\"1000\"thenco;cnt0:=\"1001;elsif cnt0cnt0:=cnt0+1;elsecnt0:=\"0000;if cnt1cnt1:=cnt1+1;elsecnt1:=\"0000;co;end if;end if;end if;sec1;sec0;end process;end SEC;3.分模块程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity MINUTE isport(clk,en:in std_logic;min1,min0:out std_数字电路设计实验报告（5选1即可） 目录1 设计目的 32 设计要求指标 32.1 基本功能 32.2 扩展功能 43．方案论证与比较 44 总体框图设计 45 电路原理分析 45.1数字钟的构成 45.1.1 分频器电路 55.1.2 时间计数器电路 55.1.3分频器电路 65.1.4振荡器电路 65.1.5数字时钟的计数显示电路 65.2 校时电路 75.3 整点报时电路 86系统仿真与调试 87.结论 8参考文献 9实验作品附图 10数字钟摘要：数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。目前，数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。从有利于学习的角度考虑，这里主要介绍以中小规模集成电路设计数字钟的方法。经过了数字电路设计这门课程的系统学习，特别经过了关于组合逻辑电路与时序逻辑电路部分的学习，我们已经具备了设计小规模集成电路的能力，借由本次设计的机会，充分将所学的知识运用到实际中去。本次课程设计要求设计一个数字钟，基本要求为数字钟的时间周期为24小时，数字钟显示时、分、秒，数字钟的我也是学电子的.能把你的EDA课程设计给我发一份吗? 我不是学姐,答案我就不帮你做了,给你一些提示,希望你能独立完成.1：先选对计数器,根据需要选择4位,8位,32位（如果没有32位的计数器可以用2个16位的计数器级联起来,第一级的计数器的高位输出驱动第二级的计数器始终）2：10进制,12进制,60进制的计数器怎么做?你需要一个比较器,比较器输入端比较counter的值和一个preset value,如果两个值相等,则输出一,否则输出0,用这个比较信号来控制counter的复位信号,注意有些复位是低电平有效3：有了上面的这些计数器以后怎么做时钟?用级联的方式把上面这些计数器串联起来,也就是说用function generator 产生一个10Hz的频率分秒的比较器输出当作秒的时钟输入（enable也可以）,同样的道理,秒的计数器的比较器出入做分的计数器的十种输入.

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