用vhdl程序设计一个60进制（带进位输出）和12进制加法计数器（带进位输出） 这是7a686964616fe59b9ee7ad943133326464656460进制：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY CNT10 ISPORT(CLK，RST，EN：IN STD_LOGIC；CQ：OUT STD_LOGIC_VECTOR(3 DOWNTO 0)；COUT：OUT STD_LOGIC)；END CNT10；ARCHITECTURE behav OF CNT10 ISBEGINPROCESS(CLK，RST，EN)VARIABLE CQI：STD_LOGIC_VECTOR(3 DOWNTO 0)；BEGINIF RST='1' THEN CQI：=(OTHERS=>；'0')；计数器异步复位ELSIF CLK'EVENT AND CLK='1' THEN-检测时钟上升沿IF EN='1' THEN-检测是否允许计数（同步使能）IF CQI；允许计数，检测是否小于9ELSE CQI：=(OTHERS=>；'0')；大于9，计数值清零END IF；END IF；END IF；IF CLK'EVENT AND CLK='1' THENIF CQI=9 THEN COUT；计数大于9，输出进位信号ELSE COUT；END IF；END IF；CQ；将计数值向端口输出END PROCESS；END behav；LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY CNT6 ISPORT(CLK1，RST1，EN1：IN STD_LOGIC；CQ1：OUT STD_LOGIC_VECTOR(2 DOWNTO 0)；COUT1：OUT STD_LOGIC)；END CNT6；ARCHITECTURE behav OF CNT6 ISBEGINPROCESS(CLK1，RST1，EN1)VARIABLE CQI：STD_LOGIC_VECTOR。
怎么样用vhdl语言设计一个10进制加法器
求教：用VHDL写一个8位加法器， 建议你添加一个中间变量比如tmp，宽度设置为9bit，然后赋值，tmp
一位十进制加法计数器的怎么用VHDL语言实现 十进制加法器的VHDL程序及注释如下：包含所需的库library IEEE；use IEEE.std_logic_1164.all；use IEEE.std_logic_unsigned.all；定义所需的输入输出端口和寄存器ENTITY BCD_counter ISPORT(clr，clk：IN std_logic；BCD_q：OUT std_logic_vector(3 DOWNTO 0))；END BCD_counter；ARCHITECTURE behavioral OF BCD_counter ISSIGNAL counter：std_logic_vector(3 DOWNTO 0)；BEGINprocess(CLR，CLK)beginIF clr='0' then/清零标志7a64e4b893e5b19e31333337623463有效，则计数器清零counter(OTHERS=>；'0')；ELSIF rising_edge(clk)THENIF counter计数器数值小于10，计数器加1counter；ELSE counter(OTHERS=>；'0')；计数器数值大于等于10，计数器清零END IF；END IF；end process；BCD_q；END behavioral；
