FPGA使用的外部LVDS400MHz时钟输入怎么产生的？
外部时钟晶振频率为12MHz，当设计需要10ms溢出时，预设值TH1，TL1位多少？
急急急！ 51单片机 时钟信号(大概10MHz)上升沿 是多少？ 1.外接晶振 当然是外部产生的 时钟 内部只不过提供电源 这是无源与有源晶振的区别、2.这个波形出来 不会是标准的方波 因为频率很快。上升时间看示波器。3.至于失真 我想没。
如何用Verilog设计单个时钟周期的延时？就是说50MHz的外部时钟，希望在赋值的时候实现20ns的延时。。。
如何用Verilog设计单个时钟周期的延时？就是说50MHz的外部时钟，希望在赋值的时候实现20ns的延时。。。 50Mhz，时钟周2113期20ns，延迟一拍即可。5261module clk(start，clk_in，clk_out)；clk_in为输入时钟，4102Start为开始信号input start，clk_in；output clk_out；reg clk_out；reg clk_out_r；always@(posedge clk_in)beginif。1653start)beginclk_out；clk_out_r；endelsebeginclk_out_r~clk_out_r；clk_out；endendendmodule
单片机内部时钟方式和外部时钟方式什么意思 一、内部时钟方式：利用单片机内部的振荡器，然后在引脚XTAL1（18脚）和XTAL2（19脚）两端接晶振，就构成了稳定的自激振荡器，其发出的脉冲直接送入内部时钟电路，外接晶振。
如何选择外部时钟？ 但每个系列不尽相同。1)TMS320C2000系列：TMS320C20x：PLL可以÷2，×1，×2和×4，因此外部时钟可以为5MHz－40MHz。TMS320F240：PLL可以÷2，×1，×1.5，×2，×2.5，×3，×4，×4.5，×5和×9，因此外部时钟可以为2.22MHz－40MHz。TMS320F241/C242/F243：PLL可以×4，因此外部时钟为5MHz。TMS320LF24xx：PLL可以由RC调节，因此外部时钟为4MHz－20MHz。TMS320LF24xxA：PLL可以由RC调节，因此外部时钟为4MHz－20MHz。2)TMS320C3x系列：TMS320C3x：没有PLL，因此外部主频为工作频率的2倍。TMS320VC33：PLL可以÷2，×1，×5，因此外部主频可以为12MHz－100MHz。3)TMS320C5000系列：TMS320VC54xx：PLL可以÷4，÷2，×1-32，因此外部主频可以为0.625MHz－50MHz。TMS320VC55xx：PLL可以÷4，÷2，×1-32，因此外部主频可以为6.25MHz－300MHz。4)TMS320C6000系列：TMS320C62xx：PLL可以×1，×4，×6，×7，×8，×9，×10和×11，因此外部主频可以为11.8MHz－300MHz。TMS320C67xx：PLL可以×1和×4，因此外部主频可以为12.5MHz－230MHz。
