请用D触发器构成一个三位二进制减法计数器，写出实验原理。（可以画出电路图） vhdl8位预置加法计数器原理分析

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请用D触发器构成一个三位二进制减法计数器，写出实验原理。（可以画出电路图） 共3 按照逻辑电路设计可以弄出来，三位二进制可以设为001、010、011，或其他情况，这三个D触发器的输出可以设为Q1、Q2、Q3，设一个A的数据输入端， 。

数字电路问题 设计十进制计数器 急求 同步置数法，当记到10的时候（1010），用个或门，与非门得到低电平给异步置数端置1从新计数。

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