急求：毕业设计，用C语言编个简单的数字时钟程序
我用QUARTUS编写了一个数字钟的程序 编译通过 但是 total logic elements却为0 请各位大侠帮忙解决一下 。 一眼看上去就很别扭，key作为复位为啥是输出？仔细一看真是这个问题key应该作为输入，不定义为输入，作为未赋值的寄存器reg，默认值为0，也就是说你这个整个逻辑一直处于sec_a；sec_b；min_a；min_b；hour_a；hour_b；的状态。综合时候把你的程序都优化没了。你直接在定义“reg key；的时候给个初值1应该就好了。
用Quartus II设计数字时钟 最低0.27元开通文库会员，查看完整内容>；原发布者：柳旋儿基于QuartusII的数字时钟的设计摘要QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。QuartusII使用户可以充分利用成熟的模块，简化了设计的复杂性，加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。数字钟是一种用数字电路实现时、分、秒计时的装置，与机械实施中相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，已得到了广泛的使用。在对EDA的课程有了初步的了解并掌握QuartusII软件的初步应用之后，我们决定将课题设置为应用QuartusII软件，设计出一个时间可调，并可以通过LED七段共阴极数码管来显示时、分、秒的简易数字钟。关键词：QuartusII；VHDL；EDA；数字钟SummaryQuartusIIisAlteracompanycomprehensivePLD/FPGAdevelopmentsoftware，supportprinciplediagram，VHDL，VerilogHDLandAHDLdesigninputintheformofembeddedowncomprehensivedevicesimulators，。
急求EDA 基于Quartus2设计数字钟的各个模块详细程序！原理图 对不起，我不知道，你问别人吧…
基于Verilog的简易数字钟设计 直接verilog代码就2113可以了吧？以前写的一个代码5261，供参考。module clock(clk，rst，set，set_typ，set_data，yr，mon，dt，hr，min，sec，alarm_en，alm_typ，alm_yr，alm_mon，alm_dt，alm_hr，alm_min，alm_sec，alarm_output)；input clk，rst，set；input[2：0]set_typ；input[6：0]set_data；output[6：0]yr，mon，dt，hr，min，sec；input alarm_en；input[2：0]alm_typ；input[6：0]alm_yr，alm_mon，alm_dt，alm_hr，alm_min，alm_sec；output alarm_output；parameter C_FR=32'd20_000_000-32'd1；定义系4102统时钟20MHzreg[31：0]fr_cnt；reg[3：0]sec_cnt；reg pp1s；秒脉冲fr_cntalways@1653(posedge clk)/if。rst)fr_cnt；else if(fr_cnt>；=C_FR)fr_cnt；elsefr_cnt；pp1salways@(posedge clk)/if。rst)pp1s；else if(fr_cnt=C_FR)pp1s；elsepp1s；time counteralways@(posedge clk)if。rst)beginyr；mon；dt；hr；min；sec；endelse if(set)begincase(set_typ)3'b000：yr；3'b001：mon；3'b010：dt；3'b011：hr；3'b100：min；3'b101：sec；endelse if(pp1s)beginif(sec>；=7'd59)sec；elsesec；if(sec>；=7'd59)beginif(min>；=7'd59)min；elsemin；endif(sec>；=7'd59&min>；=7'd59)beginif(hr>；=7'd23)hr；。
急求助EDA技术VHDL基于Quartus2设计数字时钟的程序 library ieee；use ieee.std_logic_1164.all；use ieee.std_logic_arith.all；use ieee.std_logic_unsigned.all；entity digital is port(Clk：in std_logic；时钟输入 Rst：in 。
