ALU算术逻辑单元VHDL编程
写出一个算术逻辑单元（ALU）的verilog HDL描述。 module alu(A，B，sel，out，clk)；input A；input B；input sel；input clk；output out；wire[3：0]A；wire[3：0]B；wire clk；wire[2：0]sel；reg[3：0]out；always@(posedge clk)begincase(sel)3'b000：out=A+B；3'b001：out=A-B；3'b010：out=A+1；3'b011：out=A-1；3'b100：out=A&B；3'b101：out=A|B；3'b110：out=~A；3'b111：out=A^B；default：out=0；endcaseendendmodule参考我的另外一，http：//zhidao.baidu.com/question/161371956.html
数字电路课程设计 算术运算单元ALU的设计
运算器又称算数逻辑单元alu，是用来进行（ ）和（ ）的部件.是计算机对信息进行加工的场所. 运算器又称算数逻辑单元alu，是用来进行（算数运算）和（逻辑运算）的部件.是计算机对信息进行加工的场所.
