全球高考看不下还能看下去吗？ 我看过开头一部分，就是闯了那个餐桌那关。男主装的b让我好难受啊。我觉得太过于开挂，没点意思。我觉着…
FPGA怎么向FLASH里边写数据啊？
为什么会有民科？ 50，60后的老民科，总体还可以被称为民间科学爱好者。他们没有接受过科学教育，知识水平不高，但是对于科…
哪位大神告诉一个，很简单的Verilog串并转换，UART接收器 首先若这个数据是按照clk的时钟一位位串行进入，那么你就可以在clk的上升沿触发，将每次进的一位数据存入一个长10bit的寄存器（假设是data_buff），而且这个寄存器没个始终上升沿左移一位，这样每次进的数据都存在data_buff[0]，而且每次都记一次数，当计数十次后就是串行数据都进来后，读取data_buff[8：1]就行了，并行出去看你要咋出了，是像数码管那种还是啥？
FPGA实现FFT算法过程中的串并转换和并串转换怎么实现？VERILOG BU UI谁会quartusiima
FIFO的实现 FIFO是用于缓冲的。Quartus自带FIFO模块一般FIFO用的的时候 如果是双向的 会有两个clk一个控制写比如50Mhz一个控制读比如25MHZ这样的话就形成了一次缓冲 从50mhz到25mhz 速度降下来了至于你那个东西 DSP接口的速度和CPLD发过来的数据的速度不一样 当然要匹配速度啦 fifo就是这个用的至于clk的频率 你要根据芯片手册上的读写频率分频下下或者pll 下不知道你理解了没407064168
USB芯片到底完成了哪些工作？ 意外发现知乎上还有这么专业的话题，哈，班门弄斧一下。研究生两年FPGA学习，入职从事通信SOC芯片，碰巧…
fpga跨时钟域通信时 慢时钟如何读取快时钟发送过来的数据？ 就一条线中间是无法加fifo的，这种只能数据单向传输，而且是慢的给快的；快的给慢的一根线是无法完成的；你为什么不用两条线呢？像IIC一样的传数据
