用FPGA做液晶显示数字钟的程序和原理图 程序 在http：//wenwen.sogou.com/z/q710503998.htm<；/p>； <；p>；原理如下<；/p>；<；p>；数字钟由晶振、分频器、计时器、译码器、显示器等组成。其结构图如图 16-1 所示：<；/p>；<；p>；图 16-1 。
我用FPGA编程做了个数字时钟，但怎样才能把芯片从开发板上去下来做成可以用的时钟呢？ 首先，看下你做的FPGA电路的规模，1000门？然后，按照这个规模，在市场上寻找最合适的廉价FPGA，以及它的板级产品；然后，把你的逻辑电路移植到新的FPGA上，调试通过；最后，配好外壳及面板。FPGA的板级设计，相当复杂，不是初学者能搞定的。
FPGA用VHDL语言写个数字时钟，为什么调时间的按键要个键扫描模块？
如何实现用FPGA控制VGA显示数字时钟，即怎样在显示器上显示一个时钟？未解决问题 等待您来回答 奇虎360旗下最大互动问答社区
fpga 同步 数字时钟 程序 可参考这个
基于FPGA的多功能数字钟 本文利用Verilog HDL语言自顶向下的设计方法设计多功能数字钟，突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过Altera QuartusⅡ4.1和ModelSim SE 6.0完成综合、仿真.此程序通过下载到FPGA芯片后，可应用于实际的数字钟显示中.
FPGA如何把模拟时钟同频率的转换为数字时钟，不使用PLL 哈哈，这简单。那就需要你考虑时钟质量的要求了，FPGA的管脚本身就带有电平判决功能，因此你将模拟信号输入到FPGA管脚。
设计一个基于FPGA的数字时钟
基于fpga数字时钟设计的主程序 如果你有兴趣，我把细节都给你 module top(input clk，input rst，output CE，output SCLK，inout IO，output CS，output AO，output SCL，output SDI)；reg read_ds1302_start；。
基于FPGA数字时钟设计 给你一个八位数码管的程序（VHDL的）。LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY DIANZIZHONG ISPORT(CLK：IN STD_LOGIC；JIEZOU：IN STD_LOGIC；KAIGUAN：IN STD_LOGIC；MODE：IN STD_LOGIC；TIAOFEN：IN STD_LOGIC；TIAOSHI：IN STD_LOGIC；COM： OUT STD_LOGIC_VECTOR(7 DOWNTO 0)；LIUSHUI：OUT STD_LOGIC_VECTOR(7 DOWNTO 0)；LEDS1：OUT STD_LOGIC_VECTOR(6 DOWNTO 0)；LEDS2：OUT STD_LOGIC_VECTOR(6 DOWNTO 0))；END ENTITY；ARCHITECTURE BEHAVE OF DIANZIZHONG ISSIGNAL CLKIN1：STD_LOGIC；SIGNAL CLKIN2：STD_LOGIC；SIGNAL CLKIN3：STD_LOGIC；SIGNAL CLK1：STD_LOGIC；SIGNAL CO1：STD_LOGIC；SIGNAL CO2：STD_LOGIC；SIGNAL TEMP：INTEGER RANGE 0 TO 25；SIGNAL BCDOUT：STD_LOGIC_VECTOR(3 DOWNTO 0)；SIGNAL SEL：STD_LOGIC_VECTOR(2 DOWNTO 0)；SIGNAL SEC1，SEC0：STD_LOGIC_VECTOR(3 DOWNTO 0)；SIGNAL MIN1，MIN0：STD_LOGIC_VECTOR(3 DOWNTO 0)；SIGNAL HOUR1，HOUR0：STD_LOGIC_VECTOR(3 DOWNTO 0)；BEGINPROCESS(CLK)VARIABLE CNT：INTEGER RANGE 0 TO 12000000；BEGINIF(CLK'EVENT AND CLK='1')THENIF(CNT=12000000)THENCNT：=0；CLKIN1；ELSECNT：=CNT+1；。
