求助帖： 关于DDR的频率问题 3#被戴绿帽子了吗？一般DDR2/DDR3芯片的工作频率是可以通过设置寄存器设置的。且DDR的差分时钟 CK/CKn是由FPGA提供的。如果时序条件满足的话，可以通过查看DDR的数据手册，。
fpga时钟取反后的信号布局布线后任然是走时钟资源吗 FPGA时钟的基础知识：FPGA内有专用全局时钟网络(Dedicated Clock Network)，也有专用时钟输入引脚(Dedicated Clock Input)。初学者往往会混淆这两个概念。从专用引脚进来的时钟信号不一定会使用专用时钟网络，反过来，专用时钟网络上的信号也不一定来自专用时钟引脚。专用时钟网络是一种精心设计的昂贵的布线资源，使用它可以让时钟信号到达每一个同步元件(FF，RAM，DSP etc)的偏斜(skew)非常小。一般FPGA会集成几十条专用时钟网络。每一条专用时钟网络都有一个入口，入口处有一个选择器，可以选择或从专用引脚过来的时钟，或从PLL/DLL/SerDes过来的时钟，也或者从通用走线过来的时钟等。PLL/DLL/SerDes等硬核也是通过专用走线连接到时钟网络的。有的FPGA可以支持复位信号使用专用时钟网络(双功能)。同样FPGA也支持专用时钟输入引脚用作通用IO(双功能)。一个引起混淆的概念是板级时钟和FPGA时钟。在一个FPGA设计的网表中，只有连到触发器时钟端口的信号才会被看作FPGA的时钟信号。如果一个板级时钟信号从FPGA一个引脚进另一个引脚出，FPGA没有做任何处理，对FPGA来说这不是一个时钟信号。一个常见问题是，既然通用引脚和专用引脚都可以上专用全局时钟网络，差别在哪里？。
DDR2 667用FPGA的接口可以跑200MHZ的时钟吗？ 667应该是333M的时钟，200M应该是可以的，相当于400的DDR2 200 MHz fCK for 400Mb/sec/pin，267MHz fCK for 533Mb/sec/ pin，333MHz fCK for 667Mb/sec/pin，400MHz fCK for 。
