60进制计数器原理图 74290内部是由二和五2113计数组成两个时钟输入分别控制2和52615进制计数器，构成十4102进制要使二进1653制输出接到五进制的输入上，两片都组成十进制，第一片的高位连第二片的控制二进制的时钟输入，第二片的次高和次低位输出连到它两置零端。置九端和第一片接地。
简单分频原理与实现——计数器 最低0.27元开通文库会员，查看完整内容>；原发布者：myt3912630简单分频原理与实现—计数器一个数字系统中往往需要多种频率的时钟脉冲作为驱动源，这样就需要对FPGA的系统时钟（频率较高）进行分频。比如在进行流水灯、数码管动态扫描设计时不能直接使用系统时钟（太快而肉眼无法识别），或者需要进行通信时，由于通信速度不能太高（由不同的标准限定），这样就需要对系统时钟分频以得到较低频率的时钟。分频器主要分为偶数分频、奇数分频、半整数分频和小数分频，如果在设计过程中采用参数化设计，就可以随时改变参量以得到不同的分频需要。在对时钟要求不是很严格的FPGA系统中，分频通常都是通过计数器的循环计数来实现的。偶数分频（2N）偶数分频最为简单，很容易用模为N的计数器实现50%占空比的时钟信号，即每次计数满N（计到N-1）时输出时钟信号翻转。奇数分频（2N+1）使用模为2N+1的计数器，让输出时钟在X-1（X在0到2N-1之间）和2N时各翻转一次，则可得到奇数分频器，但是占空比并不是50%（应为X/(2N+1)）。得到占空比为50%的奇数分频器的基本思想是：将得到的上升沿触发计数的奇数分频输出信号CLK1，和得到的下降沿触发计数的相同(时钟翻转值相同)奇数分频输出信号CLK2，。
计数器的原理图 ：加减控制端。当其为低电平时计数器进行加计数；当其为高电平时计数器进行减计数。CP：时钟脉冲输入端。上升沿有效。A，B，C，D：数据输入端。用于预置计数器的初始状态。LD：异步预置控制端。低电平有效，即该端为低电平时，经数据输入端A，B，C，D对计数器的输出端QA，QB，QC，QD的状态进行预置。当需要清零时，给数据输入端均输入低电平即可。该端通常处于高电平。QA，QB，QC，QD：计数器输出端。作加法计数器时由QD输出可作十分频器，由QC输出作八分频器，由QB输出可作四分频器，由QA输出可作二分频器。ET：使能端。低电平有效，即当该端为低电平时计数器实现计数功能；当其为高电平时计数器禁止计数，输出保持原来状态。RC进，借位输出端。用来作n位级联使用。当计数器进行加计数时该端作为进位输出端；当进行减计数时该端作为借位输出端。低电平有效，即通常处于高电平，出现进，借位信号时为低电平。进，借位信号为负脉冲。MAX/MIN：最高/最低位输出端。即计数器计数到最高/最低位时，该端出现状态脉冲。状态脉冲为正脉冲，即MAX/MIN端通常为低电平，当计数器记录到最高或最低位时，MAX/MIN端成为高电平。此端可作为正脉冲输出的进，借位信号。1/74LS190不是计数，译码。
怎样用74161设计一个同步十进制计数器电路 标题：图830状态移位计数器的PSPICE模拟Fig.8PSPICEsimulationofthirty-stateshiftcounter篇名：双边沿移位寄存器的设计原理及其应用说明：数器.作者对设计出的30状态移位。
