60进制计数器电路图 基于原理图描述的,这是一个24进制的计数器,把十位和个位的输出那里的连接改改就行了,会吧?下面是基于verilog语言描述的:module cnt24(ten,one,co,clk,clr);output[3:0]ten,one;output co;input clk,clr;reg[3:0]ten,one;reg co;always@(posedge clk)beginif(clr)begin ten;one;endelsebeginif({ten,one}=8'b00100011)begin ten;one;co;endelse if(one=4'b1001)begin one;ten;co;endelsebegin one=one+1;co;endendendendmodule还有基于vhdl语言描述的,具体参考潘松老师的那本书或者周润景老师的那本书。向左转|向右转
60进制计数器原理图
怎样用D触发器实现十一进制计数器 原理图 原理图如下:【补充】:异步计数器(亦称波纹计数器,行波计数器):组成异步计数器的触发器不是共用同一个时钟源,触发器的翻转不同时发生。分类:计数器按计数脉冲的输入。