谁有基于FPGA的多波形发生器的Verilog语言源程序 module sine(clk，Txen，rst1，rst，addr)；input clk，/clock inputTxen，rst1；active-low resetoutput reg[4：0]addr=0；8-bit outputoutput rst；ROM addressalways@(posedge clk)beginif(Txen)addr=addr+1；endassign rst=rst1；endmodulemodule ram(address，rst，data)；output[11：0]data；input[4：0]address；input rst；reg[11：0]data；数据存储器，从men中得到的数据reg[11：0]memory[0：31]；16位*256个＝4096always@(posedge rst)beginalways@(address)data=memory[address]；endmodule只有sine的。别的可以加上去。查表就行啦。
波形发生器 fpga 求FPGA波形发生器，基于DDS，要verilog程序及全部的文件，最好全一点，工程，波形文件等，内容全的话多给分，万分感激 用matlab画一个波形，将导出的波形。
verilog种波形的问题 时序没弄好吧！
我写了个简单的Verilog与门程序，出现了这样的波形。请问是什么原因？ 程序和波形都正确。你现在做的是时序仿真，所以输出c出现了较大的延时。1.)你可以选择功能仿真，这样验证程序的正确性；2.)时序仿真的时候，它是真实的电信号传输而不再是纯逻辑的。一定要考虑信号的真实周期，传输时间，而不是随意定个譬如20G的时钟，1fs的上升沿等。总之要据你所知，尽量真实。
