基于vhdl的串并转换器 首先，用变量时最好初始化一下variable t：std_logic_vector(2 downto 0)：=\"000；要不一开始输出是个不确定值。还有就是这段写得不规范，改一下if clk'event and clk='1' thenif i=3 thenDout3(2)；Dout2(1)；Dout1(0)；i：=0；elset(2 downto 0)：=t(1 downto 0)&din；i：=i+1；end if；end if；
求程序。VHDL 实现12位的二进制，转换BCD码 这个是十进制的 LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY CNT10 IS PORT(CLK，RST：IN STD_LOGIC；CQ：OUT STD_LOGIC_VECTOR(3 。
VHDL怎么实现并串转换啊？我这有程序看不懂，高手给详细解释下，谢谢 主要就是“shiftreg(15 downto 1)(14 downto 0)”这句话的，其他来是控制信号的。用count 来控制16位数据一次输出自的。并串转换，你zhidao的程序是16位化为16个串行的时钟输出out(15)；
求一串并（3位）转换模块参考VHDL源程序； library IEEE；use IEEE.STD_LOGIC_1164.ALL；entity serial2parallel is Port(clk，rst：in STD_LOGIC；serial_in：in STD_LOGIC；parallel_out：out STD_LOGIC_VECTOR(2 downto 0。
请问怎么用VHDL写个程序把频率从50MHz转换成40MHz啊？library ieee；use ieee.std_logic_arith.all；use ieee.std_logic_1164.all；use ieee.std_logic_unsigned.all；。
怎么把VHDL程序经过MAXPLUS2转换成数字电路图？ 可以把你的程序封装成一个模块，然后像电路一样进行连线
