课程设计任务书 课程设计名称 EDA课程设计 学生姓名 专业班级 设计题目 多功能数字钟设计 一、课程设计目的 1、综合运用EDA技术，独立完成一个课题的设计，考察运用所学知识，解决实际问题的能力；2、结合理论知识，考察阅读参考资料、文献、手VHDL数字时钟完整程序代码（要求要有元件例化，并
请高手帮忙改一个vhdl数字钟程序 首先你要弄清系统的硬件原理，你是想用六个数码管显示时，分，秒对吧，其次你要明白明白七段数码管显示的原理，要么是静态输出驱动电平，要么是动态扫描，我看了你的code感觉你是想静态输出6个数码管的段码，所以你的Packet里对于显示的数组应该定义成6个成员的8位数组，而对时间位码的定义应该是0到9的整形数，也是6个，对应时分秒，所以你在code里用case把显示的时间映射为数码管的七段显示码应该要用6次的LOOP。代码我改好了，你要有问题可以HI找我。LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE WORK.PACK_CLOCK.ALL；ENTITY C_DISPLAY ISPORT(ALARM_TIME，CURRENT_TIME，NEW_TIME：IN T_CLOCK_TIME；SHOW_NEW_TIME，SHOW_ALARM：IN STD_LOGIC；SOUND_ALARM：OUT STD_LOGIC；DISPLAY：OUT T_DISPLAY)；END ENTITY C_DISPLAY；ARCHITECTURE ART OF C_DISPLAY ISSIGNAL A：T_CLOCK_TIME；BEGINCTRL：PROCESS(ALARM_TIME，CURRENT_TIME，NEW_TIME，SHOW_ALARM，SHOW_NEW_TIME)BEGINSOUND_LP：FOR I IN ALARM_TIME'RANGE LOOPIF NOT(ALARM_TIME(I)=CURRENT_TIME(I))THENSOUND_ALARM；EXIT SOUND_LP；ELSESOUND_ALARM；END IF；END LOOP SOUND_LP；IF SHOW_NEW_TIME='1' THENA；ELSIF 。
关于用VHDL编数字钟程序的问题 看不懂你这个程序，怎么这么多CLK时钟信号？LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY CLOCK IS PORT(CLK，SCLK0，MCLK0，HCLK0，RST。
你好，我们老师给我们一个板子，要我们编写数字时钟的程序，用VHDL语言编写，能帮帮吗 这个看你使用什么板子了，数字时钟程序，一般都是使用计数器的，然后再计数器的基础上，进行校时调整了，其他的都没有什么了。
帮我搞一下数字钟VHDL程序 多加几个计数变量（计算前四声的，每隔两秒的，闹铃10秒的等等），一个分频变量（CLK由500变1000用的）。还有闹铃的使能端。慢慢往你现有的程序里面塞吧。
数字钟VHDL程序 程序启动，校时，校分使能输入校对用的加减输入时分秒显示输出根据CLK进行“秒”的累加，逐次进行进位判断。“时”就根据“分”的进位判断。这是数字电路连线的思路啦。呵呵http：//zhidao.baidu.com/question/76922909.html 还可以参考一下这个，要方便的多
用VHDL编写用5个数码管显示数字时钟程序 library ieee；调用逻辑库 use ieee.std_logic_1164.all；use ieee.std_logic_unsigned.all；entity szz is port-实体定义(inclk：in 。
用VHDL语言编写一数字时钟 libraryieee；基本要求： 1、整点报时：55，56，57，58，59低音响，正点高音，间断振铃。2、具有定时闹钟功能(由用户设定时间)。回答好的，一定会追加分的作为感谢！。
