求一串并（3位）转换模块参考VHDL源程序； library IEEE；use IEEE.STD_LOGIC_1164.ALL；entity serial2parallel is Port(clk，rst：in STD_LOGIC；serial_in：in STD_LOGIC；parallel_out：out STD_LOGIC_VECTOR(2 downto 0。
重金求基于FPGA的8位串并转换vhdl语言的代码！ library ieee；use ieee.std_logic_1164.all；use ieee.std_logic_arith.all；use ieee.std_logic_unsigned.all；entity sc is port(clk，rxd：in std_logic；。
采用VHDL设计一原码到补码转换电路，输入数据为一个有符号4位二进制数 library ieee；use ieee.std_logic_1164.all；use ieee.std_logic_unsigned.all；entity convertor is port(datain：in std_logic_vector(3 downto 0)；dataout：OUT STD_LOGIC_。
