Verilog中输入变量能用REG型吗？是不是input a；和reg a；在一个程序中就是连在一起的？可以用reg b；再b=a吗 输入信号是可以寄存的，但是需要设计一个寄存器。如果是在语言中编写的话，就需要一个reg型的中间变量来存储输入的input变量。但是，是寄存器就需要触发，所以对应的，在。
verilog中寄存器型和输出型的变量名相同，那么它们是什么关系？ output a；和 reg a就是寄存器类型输出output b；和reg b_regb默认是wire型输出
verilog中有时输出引脚名与一个reg变量名一样，不冲突吗，为什么这么做 不冲突，实际上就是定义了一个 不冲突，实际上就是定义了一个 output reg类型的变量，只不过分成两步而已。不过在设计中，这种方法并不。？ 2020SOGOU.COM 京ICP证050897号
Verilog中输入变量能用REG型吗？是不是input a；和reg a；在一个程序中就是连在一起的？可以用reg b；再b=a吗 输入信号是可以寄存的2113，但是需要设5261计一个寄存器。如果是4102在语言中编写的话，就需要一1653个reg型的中间变量来存储输入的input变量。但是，是寄存器就需要触发，所以对应的，在verilog里最简单的办法就是利用always@()语句，将括号里的敏感变量设置为关于input的电平或者沿触发。例如电平触发，always@(input1)begin input2假设input1是输入变量的话，令input2是reg型变量即可。欢迎追问~
verilog中端口连接规则，为什么输出端口必须连接到线网类型的变量？ 核心一点：你所设计的zhidao“代码”（准确叫硬件描述语言）最终都会综合成实际电路。那么你可以想想，对于一个模块来讲，从外面看来，输出端口版那必然就是线网型咯，因权为与其他模块电路的互连不就是通过走线/连线的形式完成了么
