基于Verilog的简易数字钟设计 直接verilog代码就2113可以了吧？以前写的一个代码5261，供参考。module clock(clk，rst，set，set_typ，set_data，yr，mon，dt，hr，min，sec，alarm_en，alm_typ，alm_yr，alm_mon，alm_dt，alm_hr，alm_min，alm_sec，alarm_output)；input clk，rst，set；input[2：0]set_typ；input[6：0]set_data；output[6：0]yr，mon，dt，hr，min，sec；input alarm_en；input[2：0]alm_typ；input[6：0]alm_yr，alm_mon，alm_dt，alm_hr，alm_min，alm_sec；output alarm_output；parameter C_FR=32'd20_000_000-32'd1；定义系4102统时钟20MHzreg[31：0]fr_cnt；reg[3：0]sec_cnt；reg pp1s；秒脉冲fr_cntalways@1653(posedge clk)/if。rst)fr_cnt；else if(fr_cnt>；=C_FR)fr_cnt；elsefr_cnt；pp1salways@(posedge clk)/if。rst)pp1s；else if(fr_cnt=C_FR)pp1s；elsepp1s；time counteralways@(posedge clk)if。rst)beginyr；mon；dt；hr；min；sec；endelse if(set)begincase(set_typ)3'b000：yr；3'b001：mon；3'b010：dt；3'b011：hr；3'b100：min；3'b101：sec；endelse if(pp1s)beginif(sec>；=7'd59)sec；elsesec；if(sec>；=7'd59)beginif(min>；=7'd59)min；elsemin；endif(sec>；=7'd59&min>；=7'd59)beginif(hr>；=7'd23)hr；。
求大神帮忙用quartus设计一个数字时钟，有清零置数。校时校分功能，整点报时。要能调试成功的 quartus设计一个数字时钟，有清零置数。校时校分功能，整点报时设计我把整个文章发过来.
用Quartus II设计数字时钟 最低0.27元开通文库会员，查看完整内容>；原发布者：柳旋儿基于QuartusII的数字时钟的设计摘要QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。QuartusII使用户可以充分利用成熟的模块，简化了设计的复杂性，加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。数字钟是一种用数字电路实现时、分、秒计时的装置，与机械实施中相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，已得到了广泛的使用。在对EDA的课程有了初步的了解并掌握QuartusII软件的初步应用之后，我们决定将课题设置为应用QuartusII软件，设计出一个时间可调，并可以通过LED七段共阴极数码管来显示时、分、秒的简易数字钟。关键词：QuartusII；VHDL；EDA；数字钟SummaryQuartusIIisAlteracompanycomprehensivePLD/FPGAdevelopmentsoftware，supportprinciplediagram，VHDL，VerilogHDLandAHDLdesigninputintheformofembeddedowncomprehensivedevicesimulators，。
quartus ii 波形调试时怎样将时钟脉冲调为1khz Time Period，Time offset，Duty cycle，分别是时钟周期，时钟偏移和占空比时钟1KHz你就把Period改成1 ms；Offset 0；Duty cycle 50还要注意就是你把时钟调的这么慢的话，。
急！！！在QUARTUS II中使用VHDL语言设计分为时、分、秒三个模块的数字钟 急！在QUARTUS II中使用VHDL语言设计分为时、分、秒三个模块的数字钟 三个VHDL程序编译后没有错误，下面是最后的电路图，但在建立波形文件后添加节点时只能找到最下面一个。
quartus 数字时钟分频器仿真怎么设置时钟信号 您好，是这样的：先把您要设置的信号点一下，找到个像时钟一样的按钮，再点一下，然后设置的对话框就弹出来了。您这个仿真里面用时钟周期要用ns（纳秒）做单位，设成几十纳秒就行。另外，你这个图应该是仿真结果，要在没有出结果的仿真文件里面设置。
使用Quartus进行多功能数字钟设计 最低0.27元开通文库会员，查看完整内容>；原发布者：heart辉babyEDA设计使用QuartusII进行多功能数字钟设计院系：机械工程专业：车辆工程姓名：张小辉学号：115101000151指导老师：蒋立平、花汉兵时间：2016年5月25日摘要本实验是电类综合实验课程作业，需要使用到QuartusⅡ软件，（QuartusII是Altera公司的综合性PLD/FPGA开发软件，原理图、VHDL、VerilogHDL以及AHDL（AlteraHardware支持DescriptionLanguage）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程e69da5e887aa3231313335323631343130323136353331333433623766）。本实验需要完成一个数字钟的设计，进行试验设计和仿真调试，实验目标是实现计时、校时、校分、清零、保持和整点报时等多种基本功能，并下载到SmartSOPC实验系统中进行调试和验证。关键字：电类综合实验QuartusⅡ数字钟设计仿真Abstract本实验是电类综合实验课程作业，需要使用到QuartusⅡ软件，（QuartusII是Altera公司的综合性PLD/FPGA开发软件，原理图、VHDL、VerilogHDL以及AHDL（AlteraHardware支持DescriptionLanguage）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到。
急求EDA 基于Quartus2设计数字钟的各个模块详细程序！原理图 对不起，我不知道，你问别人吧…
急求助EDA技术VHDL基于Quartus2设计数字时钟的程序 library ieee；use ieee.std_logic_1164.all；use ieee.std_logic_arith.all；use ieee.std_logic_unsigned.all；entity digital is port(Clk：in std_logic；时钟输入 Rst：in 。
VHDL 数字钟设计，需不需要硬件，如果只用Quartus 2 的话能不能直观的看到仿真结果。 VHDL 数字钟设计，需不需要硬件，如果只用Quartus 2 的话能不能直观我肯定我知道的信息的
