VHDL怎么实现并串转换啊？我这有程序看不懂，高手给详细解释下，谢谢 主要就是“shiftreg(15 downto 1)(14 downto 0)”这句话的，其他来是控制信号的。用count 来控制16位数据一次输出自的。并串转换，你zhidao的程序是16位化为16个串行的时钟输出out(15)；
重金求基于FPGA的8位串并转换vhdl语言的代码！ library ieee；use ieee.std_logic_1164.all；use ieee.std_logic_arith.all；use ieee.std_logic_unsigned.all；entity sc is port(clk，rxd：in std_logic；。
基于vhdl的串并转换器 首先，用变量时最好初始化一下variable t：std_logic_vector(2 downto 0)：=\"000；要不一开始输出是个不确定值。还有就是这段写得不规范，改一下if clk'event and clk='1' thenif i=3 thenDout3(2)；Dout2(1)；Dout1(0)；i：=0；elset(2 downto 0)：=t(1 downto 0)&din；i：=i+1；end if；end if；
基于vhdl的串并转换器 首先，用变量时最好初始化一下 variable t：std_logic_vector(2 downto 0)：=\"000；要不一开始输出是个不确定值。还有就是这段写得不规范，改一下 if clk'event and clk='1' 。
用vhdl语言把八位二进制转换为十进制，怎么输出的是十六进制啊 首先我们要明确我们要干什么。我猜你是想把二进制码转成十进制的BCD码。如果你是这么想的话，那你低估这个问题的复杂程度了。你的程序我仿真的时候有点问题（可能是我的ISE仿真程序对端口表中的interger仿真不支持的缘故），所以我改动了一下。在下面这个程序的仿真输出中，你可以看到自己的程序其实等同于把输入和输出短接，其实没有意义。LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_ARITH.all；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY CH17 ISPORT(OP：IN STD_LOGIC_VECTOR(7 downto 0)；result：out STD_LOGIC_VECTOR(7 downto 0)end ch17；architecture maxpld of ch17 issignal tb：integer range 0 to 255；beginprocess(op)variable tmp：integer：=0；beginfor i in 7 downto 0 looptmp：=tmp*2；if(op(i)='1')thentmp：=tmp+1；end if；end loop；tb；end process；result(tb，8)；end maxpld；做这个有很多方法。下面我用查表法来做。总体是把源数据分成高四位和低四位。然后对高四位利用查表法进行转换（只做了一百以内的），然后和低四位进行加法，此时进行所谓的十六进制加法的十进制调整。LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE。.
求一串并（3位）转换模块参考VHDL源程序； library IEEE；use IEEE.STD_LOGIC_1164.ALL；entity serial2parallel is Port(clk，rst：in STD_LOGIC；serial_in：in STD_LOGIC；parallel_out：out STD_LOGIC_VECTOR(2 downto 0。
vhdl 中 数据类型的转换常见的方法 一般都用什么啊
