请问can总线控制器的CAN高CAN低连反了会如何呢？ 感谢题主的2113邀请，我来说下我的看5261法：连反了就不能正常通讯了，为什4102么呢？CAN总线1653的数据是如何进行传输的呢？这你要知道。通过两个CAN设备CAN高连CAN高，CAN低连CAN低，CAN高和CAN低之间就会形成2V左右的电压差，通过电压差，CAN信号才能形成并传输，如果你连反了，CAN高CAN低之间没有任何电压差，那还怎么通讯呢？如果你需要CAN总线控制器的话，可以前往GCGD官网进行咨询，欢迎来访。
用verilog如何初始化can控制器SJA1000 控制器不需要初始化的。你需要的是can IP。用哪家公司的FPGA？就在里面找IP就好了。
用FPGA来作为CAN总线主控制器可不可行？ can总线上的器件不是都可以做主控制器么。
can的CAN 总线控制器和驱动器 CAN总线控制器主要保证数据链路层和物理层的通信质量。SJA1000是一种独立的CAN总线控制器。SJA1000 的内部结构如图 2 所示。接口管理逻辑（IML）负责解释来自CPU的命令，控制 CAN 寄存器的寻址，向主控制器（CPU）提供中断信息和状态信息。发送缓冲器（TXB）是CPU 和位流处理器（BSP）之间的接口，负责存储发送到CAN总线上的一条完整的报文。发送缓冲器的长度为13个字节，由CPU写入、位流处理器读出。接收缓冲器（RXB、长度为13个字节）是验收滤波器和 CPU 之间的接口，用来存储从 CAN 总线上接收并被确认的信息。作为接收FIFO（RXFIFO，长度为64字节）的一个窗口，接收缓冲器可被CPU访问。CPU在接收FIFO的支持下，可以在处理一条报文的同时接收其他报文。验收滤波器（ACF）将一条接收到的报文标识码与验收滤波器中的预设值相比较，以决定是否接收这条报文。在纯粹的接收测试中，所有的报文都保存在接收FIFO中，但只有验收滤波通过且无差错的报文，才能被保存在接收缓冲器中。位流处理器（BSP）是一个控制发送缓冲器、接收FIFO和CAN总线之间数据流的程序装置。它还执行总线上的错误检测、仲载、总线填充和错误处理。位时序逻辑（BTL）监视串行的CAN总线和位时序。它。
用FPGA来作为CAN总线主控制器可不可行？ 请各位大佬给予一些建议 2 人赞同了该回答 用FPGA来做CAN总线主控制器是可行的，具体实现方式就是FPGA+CAN2.0协议的硬件组合，二是使用FPGA内部CAN2.0协议的IP核+CAN物理层。
利用quartus建立can总线控制器系统 can控制器的驱动程序要根据特定的CAN控制器来写，不同CAN控制器的寄存器和控制方式有些不同，所以您这问题太宽泛了，无法具体回答，广州研煌，Adawin
